Άδεια Χρήσης Το παρόν εκπαιδευτικό υλικό υπόκειται σε άδειες χρήσης Creative Commons. Για εκπαιδευτικό υλικό, όπως εικόνες, που υπόκειται σε άδεια

Transcript

1

2 Άδεια Χρήσης Το παρόν εκπαιδευτικό υλικό υπόκειται σε άδειες χρήσης Creative Commons. Για εκπαιδευτικό υλικό, όπως εικόνες, που υπόκειται σε άδεια χρήσης άλλου τύπου, αυτή πρέπει να αναφέρεται ρητώς.

3 Example Digital Systems Digital Computer Usually design to maximize performance. "Optimized for speed Handheld Calculator - Usually designed to minimize cost. Optimized for low cost - Of course, low cost comes at the expense of speed. 3

4 Example Digital Systems Digital Watch Low power operation comes at the expense of: lower speed higher cost Designed to minimize power. Single battery must last for years. 4

5 Basic Design Tradeoffs Performance (Speed) -PC -Games Cost (complexity) -Mobile Power (energy dissipation) You can improve on one at the expense of worsening one or both of the others. These tradeoffs exist at every level in the system design - every sub-piece and component. Design Specification Functional Description. Performance, cost, power constraints. As a designer you must make the tradeoffs necessary to achieve the function within the constraints. 5

6 Design Representation 6

7 Hierarchy in Designs Helps control complexity - by hiding details and reducing the total number of things to handle at any time. Modularizes the design - divide and conquer simplifies implementation and debugging Top-Down Design Starts at the top (root) and works down by successive refinement. Bottom-up Design Starts at the leaves & puts pieces together to build up the design. Which is better? In practice both are needed & used. Need top-down divide and conquer to handle the complexity. Need bottom-up because in a well designed system, the structure is influence by what primitives are available. 7

8 Χάρτης Σχεδίασης Υ ΔΟΜΙΚΟ ΠΕΔΙΟ PC ΠΕΔΙΟ ΣΥΜΠΕΡΙΦΟΡΑΣ Εφαρμογές RISC Επεξεργαστής Αθροιστές - Πύλες - Καταχωρητές Transistors Εντολές Υπορουτίνες Αφαιρετικό Επίπεδο Κυκλώματος Προγράμματα Λειτουργικά Συστήματα Transistors layout Αφαιρετικό Επίπεδο Λογικής Κύτταρα Αφαιρετικό Επίπεδο Αρχιτεκτονικής Δομικές Μονάδες Chips Πλακέτες Κουτιά ΦΥΣΙΚΟ ΠΕΔΙΟ 8

9 Διαφοροποιημένος Χάρτης Σχεδίασης Υ 9

10 Διαδικασία Σχεδίασης 10

11 Διαδικασία Σχεδίασης System Analysis and Partitioning Write RTL VHDL Write VHDL Test Bench Simulate RTL VHDL Synthesize to Gate Level Gate Level Simulation Insert test logic, ATPG Place & Route Post Layout Simulation 11

12 Μεθοδολογίες Φυσικής Σχεδίασης Full custom Περισσότερο αποδοτική υλοποίηση (ταχύτητα, ισχύς) Μεγάλος χρόνος σχεδίασης και υλοποίησης Standard Cell Λιγότερο αποδοτική υλοποίηση Μικρότερος χρόνος σχεδίασης Sea of Gates Ελάχιστη ευελιξία υλοποίησης (μόνο διασυνδέσεις) Μικρότερο κόστος υλοποίησης Μικρότερος χρόνος υλοποίησης 12

13 Απαιτούμενα Εργαλεία Layout editor Σχεδίαση μασκών (πλήθος γραφικών τελεστών και εργαλείων) Επαλήθευση σχεδίου (DRC, ERC, LVS) Οργάνωση σχεδίων (βιβλιοθήκες, ιεραρχία) Προσομοιωτής Spice Ποιοτική ανάλυση (κυματομορφές) Ποσοτική ανάλυση (μετρήσεις) Βαθμός ακρίβειας (μοντέλα) 13

14 Διαθέσιμα Εργαλεία DSCH Πρόγραμμα προσομοίωση κυκλωμάτων από σχηματικά διαγράμματα και σε επίπεδο τρανζίστορ MICROWIND Ακαδημαϊκό εργαλείο που εξελίχθηκε σε εμπορικό Συμπαγής λειτουργία: ένα εκτελέσιμο, ένα μενού, μια γραμμή εργαλείων, μια παλέτα Εποπτικό (τομή & 3D απεικόνιση) Ελεύθερη έκδοση ModelSim Πρόγραμμα προσομοίωση κυκλωμάτων-συστημάτων από Γλώσσες Περιγραφής Υλικού HDL (Verilog) 14

15 Εργαστηριακές Ασκήσεις (8) Σχεδίαση σχηματικών διαγραμμάτων τρανζίστορ και προσομοίωση με το πρόγραμμα DSCH Σχεδίαση layout και προσομοίωση κυκλώματος με το πρόγραμμα MICROWIND Κανόνες σχεδίασης και κατασκευαστικές λεπτομέρειες στη σχεδίασης μασκών (layout) και προσομοίωσης κυκλώματος VLSI Σχεδίαση σύνθετων αριθμητικών κυκλωμάτων VLSI Θεωρητικός και πρακτικός υπολογισμός καθυστερήσεων σε αναστροφείς CMOS VLSI Θεωρητικός και πρακτικός υπολογισμός καθυστερήσεων σε λογικά δίκτυα πολλών σταδίων Σχεδίαση VLSI με τη γλώσσα περιγραφής υλικού Verilog HDL Ολοκληρωμένα περιβάλλοντα σχεδίασης 15

16 Κανόνες Εργασίας Εργαστήριο κάθε εβδομάδα Παράδοση ασκήσεων ηλεκτρονικά (οικονομία στο χαρτί!) Αν μεταφέρετε αρχεία από/προς το σπίτι προσέξτε τις διαφορετικές τεχνολογίες υλοποίησης Για πληροφορίες :

17 Τεχνολογία κατασκευής CMOS Si-gate Η Διαδικασία Κατασκευής περιλαμβάνει τη διαδοχική δημιουργία αρκετών στρώσεων από τις εξής κατηγορίες υλικών: Αγώγιμα Μονωτικά (SiO 2 ) Υλικά που σχηματίζουν τρανζίστορ Η τοποθέτηση των υλικών πραγματοποιείται μέσω Χημικών Επεξεργασιών που περιλαμβάνουν: Οξείδωση Διάχυση προσμίξεων (φώσφορος και βόριο) Εναπόθεση και χάραξη αλουμινίου (μέταλλο για τις διασυνδέσεις) Δημιουργία μονοκρυστάλλου πυριτίου (wafer ~16 cm) 17

18 Βασικά στοιχεία σχεδίασης κυκλωμάτων CMOS - VLSI Κυκλώματα CMOS MOS Transistors Transistors as Switches CMOS Inverter CMOS NAND - NOR gates CMOS Fabrication CMOS Gate Design Pass Transistors CMOS Latches & Flip-Flops Standard Cell Layouts Stick Diagrams 18

19 nmos Transistor Four terminals: gate, source, drain, body Gate oxide body stack looks like a capacitor Gate and body are conductors SiO 2 (oxide) is a very good insulator Called metal oxide semiconductor (MOS) capacitor Even though gate is no longer made of metal Source Gate Drain Polysilicon SiO 2 n+ n+ p bulk Si 19

20 The MOS Transistor: 3D Perspective 20

21 nmos Operation Body is commonly tied to ground (0 V) When the gate is at a low voltage: P-type body is at low voltage Source-body and drain-body diodes are OFF No current flows, transistor is OFF Source Gate Drain Polysilicon SiO 2 n+ p n+ bulk Si S 0 D 21

22 nmos Operation Cont. When the gate is at a high voltage: Positive charge on gate of MOS capacitor Negative charge attracted to body Inverts a channel under gate to n-type Now current can flow through n-type silicon from source through channel to drain, transistor is ON Source Gate Drain Polysilicon SiO 2 n+ p n+ bulk Si S 1 D 22

23 pmos Transistor Similar, but doping and voltages reversed Body tied to high voltage (V DD ) Gate low: transistor ON Gate high: transistor OFF Bubble indicates inverted behavior Polysilicon Source Gate Drain SiO 2 p+ p+ n bulk Si 23

24 Power Supply Voltage GND = 0 V In 1980 s, V DD = 5V V DD has decreased in modern processes High V DD would damage modern tiny transistors Lower V DD saves power V DD = 3.3, 2.5, 1.8, 1.5, 1.2, 1.0, 24

25 Transistors as Switches We can view MOS transistors as electrically controlled switches Voltage at gate controls path from source to drain g = 0 g = 1 nmos g d d OFF d ON s s s d d d pmos g ON OFF s s s 25

26 CMOS Inverter A 0 Y V DD 1 A Y A Y GND 26

27 CMOS Inverter A Y A Y V DD OFF A=1 Y=0 ON GND 27

28 CMOS Inverter A Y A Y V DD ON A=0 Y=1 OFF GND 28

29 CMOS NAND Gate A B Y Y A B 29

30 CMOS NAND Gate A B Y A=0 ON ON Y=1 OFF 1 1 B=0 OFF 30

31 CMOS NAND Gate A B Y A=0 OFF ON Y=1 OFF 1 1 B=1 ON 31

32 CMOS NAND Gate A B Y A=1 ON OFF Y=1 ON 1 1 B=0 OFF 32

33 CMOS NAND Gate A B Y A=1 OFF OFF Y=0 ON B=1 ON 33

34 CMOS NOR Gate A B Y A B Y 34

35 3-input NAND Gate Y pulls low if ALL inputs are 1 Y pulls high if ANY input is 0 A Y B C 35

36 CMOS Gate Design Activity: Sketch a 4-input CMOS NOR gate A B C D Y 36

37 Complementary CMOS Complementary CMOS logic gates nmos pull-down network pmos pull-up network a.k.a. static CMOS inputs pmos pull-up network output Pull-up OFF Pull-down OFF Z (float) 1 Pull-up ON nmos pull-down network Pull-down ON 0 X (crowbar) 37

38 Series and Parallel nmos: 1 = ON pmos: 0 = ON Series: both must be ON Parallel: either can be ON (a) g1 g2 g1 g2 (b) a b a b a a a a b b b b OFF OFF OFF ON a a a a b b b b ON OFF OFF OFF a a a a a g1 g b b b b b (c) OFF ON ON ON a a a a a g1 g b b b b b (d) ON ON ON OFF 38

39 Conduction Complement Complementary CMOS gates always produce 0 or 1 Ex: NAND gate Series nmos: Y=0 when both inputs are 1 Thus Y=1 when either input is 0 Requires parallel pmos A Rule of Conduction Complements B Pull-up network is complement of pull-down Parallel -> series, series -> parallel Y 39

40 Compound Gates Compound gates can do any inverting function Y A B C D (AND-AND-OR-INVERT, AOI22) A C A C B D B D (a) (b) (c) A B C D (d) C A D B C A A B D B C D Y A B C D (f) Y (e) 40

41 Example: O3AI Y A B C D A A B C B D D C Y 41

42 Signal Strength Strength of signal How close it approximates ideal voltage source V DD and GND rails are strongest 1 and 0 nmos pass strong 0 But degraded or weak 1 pmos pass strong 1 But degraded or weak 0 Thus nmos are best for pull-down network 42

43 Pass Transistors Transistors can be used as switches s g d s s g = 0 g = 1 d d Input g = 1 Output 0 strong 0 g = 1 1 degraded 1 s g d s s g = 0 g = 1 d d Input g = 0 Output 0 degraded 0 g = 0 strong 1 43

44 Transmission Gates Pass transistors produce degraded outputs Transmission gates pass both 0 and 1 well a g gb b g = 0, gb = 1 a b g = 1, gb = 0 a b Input Output g = 1, gb = 0 0 strong 0 g = 1, gb = 0 1 strong 1 a g b a g b a g b gb gb gb 44

45 Transmission Gate Mux Nonrestoring mux uses two transmission gates Only 4 transistors D0 S S Y D1 S 45

46 Multiplexers 2:1 multiplexer chooses between two inputs S D1 D0 Y S 0 X X X 0 D0 D1 0 1 Y 1 1 X 1 46

47 Gate-Level Mux Design Y SD 1 SD0 (too many transistors) How many transistors are needed? 20 D1 S D0 Y D1 S D Y 47

48 Transmission Gate Mux Nonrestoring mux uses two transmission gates Only 4 transistors D0 S S Y D1 S 48

49 4:1 Multiplexer 4:1 mux chooses one of 4 inputs using two selects Two levels of 2:1 muxes Or four tristates S1S0 S1S0 S1S0 S1S0 D0 S0 S1 D0 D1 D Y D1 D2 Y D3 1 D3 49

50 D Latch When CLK = 1, latch is transparent D flows through to Q like a buffer When CLK = 0, the latch is opaque Q holds its old value independent of D a.k.a. transparent latch or level-sensitive latch CLK CLK D Latch Q D Q 50

51 D Latch Design Multiplexer chooses D or old Q D CLK 1 0 Q Q D CLK CLK CLK Q Q CLK 51

52 D Latch Operation Q Q D Q D Q CLK = 1 CLK = 0 CLK D Q 52

53 D Flip-flop When CLK rises, D is copied to Q At all other times, Q holds its value a.k.a. positive edge-triggered flip-flop, master-slave flipflop CLK CLK D D Flop Q Q 53

54 D Flip-flop Design Built from master and slave D latches CLK D CLK QM CLK Q CLK CLK CLK CLK CLK D Latch QM Latch Q CLK CLK 54

55 D Flip-flop Operation D QM Q CLK = 0 D QM Q CLK = 1 CLK D Q 55

56 Το πρόγραμμα DSCH προσομοίωση κυκλωμάτων από σχηματικά διαγράμματα και σε επίπεδο τρανζίστορ 56

57 Να γίνει σχεδίαση και προσομοίωση των παρακάτω κυκλωμάτων Πύλη NΑΝD 2. Πύλη NOR In c 3. Πύλη μετάδοσης Out 4. Πολυπλέκτης 57

58 Να γίνει σχεδίαση και προσομοίωση των παρακάτω κυκλωμάτων Μανδαλωτής (στο θετικό μέτωπο του σήματος CLK) 6. Ακμοπυροδότητο flip-flop (στη θετική ακμή το σήματος CLK) 58

59 Σχεδίαση και προσομοίωση με το πρόγραμμα DSCH Γραμμή εργαλείων Χώρος σχεδίασης Γραμμή μηνυμάτων Πίνακας εξαρτημάτων 59

60 Οι βασικές σχεδιαστικές λειτουργίες και λειτουργίες ελέγχου του προγράμματος DSCH Κουμπί Λειτουργία Ανάκτηση αρχείου σχεδίου. Αποθήκευση αρχείου σχεδίου. Αντιστοίχιση σχηματικού διαγράμματος με νέο σύμβολο που το περικλείει. Επιλογή αντικειμένου. Διαγραφή στοιχείων από το σχέδιο που επιλέγονται είτε με απλό πάτημα στο αριστερό πλήκτρο του ποντικιού είτε περικλείοντάς τα σε ένα παραλληλόγραμμο με τη βοήθεια του ποντικιού. Αντιγραφή στοιχείων από το σχέδιο που επιλέγονται περικλείοντάς τα σε ένα παραλληλόγραμμο με τη βοήθεια του ποντικιού. Μετακίνηση στοιχείου ή τμήματος σχηματικού διαγράμματος. Στροφή στοιχείου ή τμήματος σχηματικού διαγράμματος προς τα αριστερά. Στροφή στοιχείου ή τμήματος σχηματικού διαγράμματος προς τα δεξιά. Συμμετρική μετατόπιση στοιχείου ή τμήματος σχηματικού διαγράμματος ως προς κατακόρυφο άξονα. Συμμετρική μετατόπιση στοιχείου ή τμήματος σχηματικού διαγράμματος ως προς οριζόντιο άξονα. Τοποθέτηση κειμένου στο σχέδιο. Τοποθέτηση αγώγιμου δρόμου. Τοποθέτηση κόμβου σύνδεσης σε αγώγιμους δρόμους που τέμνονται. Έναρξη προσομοίωσης. Απεικόνιση της γραφικής παράστασης της προσομοίωσης. Μεταβολή της εστίασης στο σχέδιο ώστε να είναι ορατά όλα τα στοιχεία που έχουν κατασκευαστεί. Αύξηση της εστίασης στο σχέδιο. Μείωση της εστίασης στο σχέδιο. 60

61 CMOS Fabrication CMOS transistors are fabricated on silicon wafer Lithography process similar to printing press On each step, different materials are deposited or etched Easiest to understand by viewing both top and crosssection of wafer in a simplified manufacturing process 61

62 Βήματα κατασκευής αναστροφέα A Z p-διάχυση n-διάχυση πολυπυρίτιο μέταλλο-1 μέταλλο-2 μέταλλο-3 επαφή επαφή πηγαδιού V D D V D D Z A Z V S S V S S επαφή υποστρώματος 62

63 The MOS Transistor: 3D Perspective 63

64 Βήματα κατασκευής αναστροφέα in V DD out V SS p-διάχυση n-διάχυση πολυπυρίτιο μέταλλο-1 μέταλλο-2 μέταλλο-3 επαφή out p + p + n + n + n-well p-substrate VDD V SS in contact cut polysilicon metal gate oxide field oxide out p + p + n-well n + n + p-substrate 64

65 Inverter Cross-section Typically use p-type substrate for nmos transistors Requires n-well for body of pmos transistors A GND Y V DD SiO 2 n + diffusion n+ n + p+ p substrate n well p+ p + diffusion polysilicon metal1 nmos transistor pmos transistor 65

66 Well and Substrate Taps Substrate must be tied to GND and n-well to V DD Metal to lightly-doped semiconductor forms poor connection called Shottky Diode Use heavily doped well and substrate contacts / taps A GND Y V DD p+ n+ n+ p+ p+ n+ p substrate n well substrate tap well tap 66

67 Inverter Mask Set Transistors and wires are defined by masks Cross-section taken along dashed line A Y GND V DD substrate tap nmos transistor pmos transistor well tap 67

68 Detailed Mask Views Six masks n-well Polysilicon n+ diffusion p+ diffusion Contact n well Polysilicon n+ Diffusion p+ Diffusion Contact Metal Metal 68

69 Fabrication Steps Start with blank wafer Build inverter from the bottom up First step will be to form the n-well Cover wafer with protective layer of SiO 2 (oxide) Remove layer where n-well should be built Implant or diffuse n dopants into exposed wafer Strip off SiO 2 p substrate 69

70 Oxidation Grow SiO 2 on top of Si wafer C with H 2 O or O 2 in oxidation furnace SiO 2 p substrate 70

71 Photoresist Spin on photoresist Photoresist is a light-sensitive organic polymer Softens where exposed to light Photoresist SiO 2 p substrate 71

72 Lithography Expose photoresist through n-well mask Strip off exposed photoresist Photoresist SiO 2 p substrate 72

73 Etch Etch oxide with hydrofluoric acid (HF) Seeps through skin and eats bone; nasty stuff!!! Only attacks oxide where resist has been exposed Photoresist SiO 2 p substrate 73

74 Strip Photoresist Strip off remaining photoresist Use mixture of acids called piranah etch Necessary so resist doesn t melt in next step SiO 2 p substrate 74

75 n-well n-well is formed with diffusion or ion implantation Diffusion Place wafer in furnace with arsenic gas Heat until As atoms diffuse into exposed Si Ion Implanatation Blast wafer with beam of As ions Ions blocked by SiO 2, only enter exposed Si n well SiO 2 75

76 Strip Oxide Strip off the remaining oxide using HF Back to bare wafer with n-well Subsequent steps involve similar series of steps p substrate n well 76

77 Polysilicon Deposit very thin layer of gate oxide < 20 Å (6-7 atomic layers) Chemical Vapor Deposition (CVD) of silicon layer Place wafer in furnace with Silane gas (SiH 4 ) Forms many small crystals called polysilicon Heavily doped to be good conductor Polysilicon Thin gate oxide p substrate n well 77

78 Polysilicon Patterning Use same lithography process to pattern polysilicon Polysilicon Polysilicon Thin gate oxide p substrate n well 78

79 Self-Aligned Process Use oxide and masking to expose where n+ dopants should be diffused or implanted N-diffusion forms nmos source, drain, and n-well contact p substrate n well 79

80 N-diffusion Pattern oxide and form n+ regions Self-aligned process where gate blocks diffusion Polysilicon is better than metal for self-aligned gates because it doesn t melt during later processing n+ Diffusion p substrate n well 80

81 N-diffusion cont. Historically dopants were diffused Usually ion implantation today But regions are still called diffusion n+ n+ n+ n well p substrate 81

82 N-diffusion cont. Strip off oxide to complete patterning step n+ n+ n+ n well p substrate 82

83 P-Diffusion Similar set of steps form p+ diffusion regions for pmos source and drain and substrate contact p+ Diffusion p+ n+ n+ p+ p+ n+ n well p substrate 83

84 Contacts Now we need to wire together the devices Cover chip with thick field oxide Etch oxide where contact cuts are needed Contact Thick field oxide p+ n+ n+ p+ p+ n+ n well p substrate 84

85 Metalization Sputter on aluminum over whole wafer Pattern to remove excess metal, leaving wires Metal p+ n+ n+ p+ p+ n+ n well p substrate Metal Thick field oxide 85

86 Παράδειγμα σχεδίασης αναστροφέα (1) 86

92 Gate Layout Layout can be very time consuming Design gates to fit together nicely Build a library of standard cells Standard cell design methodology V DD and GND should abut (standard height) Adjacent gates should satisfy design rules nmos at bottom and pmos at top All gates include well and substrate contacts 92

93 Example: Inverter V DD A Y GND 93

94 Τυποποιημένα φυσικά σχέδια αναστροφέα VDD A Z VDD A Z p-διάχυση n-διάχυση πολυπυρίτιο μέταλλο-1 μέταλλο-2 μέταλλο-3 επαφή V SS VSS V DD V DD VDD in out A Z A Z V SS V SS V SS 94

95 Τυποποιημένα φυσικά σχέδια αναστροφέων VDD A Z VDD A Z p-διάχυση n-διάχυση πολυπυρίτιο μέταλλο-1 μέταλλο-2 μέταλλο-3 επαφή VSS VSS V DD VDD in out A Z V SS 95 VSS

96 Τυποποιημένα φυσικά σχέδια NAND πυλών A B V DD Z V SS p-διάχυση n-διάχυση πολυπυρίτιο μέταλλο-1 μέταλλο-2 μέταλλο-3 επαφή V DD A B Z V SS 96

97 Τυποποιημένα φυσικά σχέδια NOR πυλών A B Z VDD p-διάχυση n-διάχυση πολυπυρίτιο μέταλλο-1 μέταλλο-2 μέταλλο-3 επαφή VSS 97

98 Stick Diagrams Stick diagrams help plan layout quickly Need not be to scale Draw with color pencils or dry-erase markers 98

99 Layout Chips are specified with set of masks Minimum dimensions of masks determine transistor size (and hence speed, cost, and power) Feature size f = distance between source and drain Set by minimum width of polysilicon Feature size improves 30% every 3 years or so Normalize for feature size when describing design rules Express rules in terms of l = f/2 E.g. l = 16 nm in 32 nm process 99

100 Simplified Design Rules Conservative rules to get you started 100

101 Wiring Tracks A wiring track is the space required for a wire 4 l width, 4 l spacing from neighbor = 8 l pitch Transistors also consume one wiring track 101

102 Well spacing Wells must surround transistors by 6 l Implies 12 l between opposite transistor flavors Leaves room for one wire track 102

103 Inverter Layout Transistor dimensions specified as Width / Length Minimum size is 4l / 2l, sometimes called 1 unit In f = 0.6 mm process, this is 1.2 mm wide, 0.6 mm long 103

104 Example: NAND3 Horizontal N-diffusion and p-diffusion strips Vertical polysilicon gates Metal1 V DD rail at top Metal1 GND rail at bottom 32 l by 40 l A Y B C 104

105 Area Estimation Estimate area by counting wiring tracks Multiply by 8 to express in l 105

106 Example: O3AI Sketch a stick diagram for O3AI and estimate area Y A B C D A A B C B D D C Y 106

107 Example: O3AI Sketch a stick diagram for O3AI and estimate area Y A B C D A A B C B D D C Y 107

108 Example: O3AI Sketch a stick diagram for O3AI and estimate area Y A B C D 108

109 Ο νόμος του Moore 109

110 Σμίκρυνση τεχνολογίας 110

111 Επικρατούσα τεχνολογία 111

112 Top 10 of IC Suppliers 112

113 Evolution of the complexity of DRAM in terms of size 113

114 Εξέλιξη στα χαρακτηριστικά των ICs 114

115 Εξέλιξη στα χαρακτηριστικά των ICs 115

116 Μήκος καναλιού 116

117 Πίνακας σύγκρισης χαρακτηριστικών Technology Year Metal Supply(V) Oxide(A) Vt(V) ST technology 0.7µm Hcmos4 0.5µm Hcmos5 0.35µm Hcmos6 0.25µm Hcmos7 0.18µm Hcmos8 0.12µm Hcmos9 90nm CMOS90* increased number of interconnect layers => increased density power supply decreases => power consumption decrease Oxide becomes thinner => speed increases Threshold voltage lower => keep logical level 117

118 Χρηματοδότηση Το παρόν εκπαιδευτικό υλικό έχει αναπτυχθεί στα πλαίσια του εκπαιδευτικού έργου του διδάσκοντα. Το έργο «Ανοικτά Ακαδημαϊκά Μαθήματα» του ΕΜΠ έχει χρηματοδοτήσει μόνο την αναδιαμόρφωση του υλικού. Το έργο υλοποιείται στο πλαίσιο του Επιχειρησιακού Προγράμματος «Εκπαίδευση και Δια Βίου Μάθηση» και συγχρηματοδοτείται από την Ευρωπαϊκή Ένωση (Ευρωπαϊκό Κοινωνικό Ταμείο) και από εθνικούς πόρους.