- PDF ΔΩΡΕΑΝ Λήψη

Μέγεθος: px

Εμφάνιση ξεκινά από τη σελίδα:

Download ""

Πύῤῥος Κοντόσταυλος
6 χρόνια πριν
Προβολές:

1 HY330 Ψηφιακά Κυκλώματα - Εισαγωγή στα Συστήματα VLSI Διδάσκων: Χ. Σωτηρίου, Βοηθοί: θα ανακοινωθούν 1 Διαδικασία CMOS 2 1

2 Μια σύγχρονη διαδικασία CMOS gate-oxide TiSi 2 AlCu Tungsten SiO 2 n+ p-well p-epi poly n-well p+ SiO 2 p+ Dual-Well Trench-Isolated CMOS Process 3 Κύκλωμα υπο Σχεδίαση V DD V DD M2 M4 V in V out V out2 M1 M3 4 2

3 Η Διάταξη του 5 Φωτολιθογραφική Διαδικασία oxidation optical mask photoresist removal (ashing) photoresist coating stepper exposure process step Typical operations in a single photolithographic cycle (from [Fullman]). photoresist development acid etch spin, rinse, dry 6 3

4 Σκιαγράφηση του SiO2 Si-substrate (α) Βασικό Υλικό, Πυρήτιο Si-substrate (β) Μετά από Οξύδωση καί Εναπόθεση αρνητικού photoresist Si-substrate (γ) Έκθεση στον Stepper Photoresist SiO 2 Υπεριώδες Φώς Σκιαγραφημένη Οπτική Μάσκα Εκτεθιμένο resist Si-substrate Si-substrate Σκληρυμένο resist SiO 2 (δ) Μέτα την έκθεση καί χάραξη του resist, χαράσεται το SiO 2 Si-substrate (ε) Μετά χάραξης Χημική χάραξη ή χάραξη με Πλάσμα Hardened resist SiO 2 SiO 2 (στ) Τελικό αποτέλεσμα αφαιρώντας το resist 7 Η Διαδικασία CMOS Περιληπτικά Ορισμός Ενεργών Περιοχών Χάραξη καί λείανση τους Εμφύτευση πηγαδιών Εναπόθεση καί Σκιαγράφηση Πολυ-Si επιπέδου Εμφύτευση πηγών/καταβοθρών καί επαφών στο υπόστρωμα Δημιουργία επαφών καί διεπαφών Εναπόθεση καί σκιαγράφηση Al/Cu 8 4

5 Η Διαδικασία CMOS Περιγραφικά p-epi p+ (α) Βασικό Υλικό: p+ υπόστρωμα μέ p επι-τάξικό υλικό p-epi p+ SiN 3 4 SiO 2 (β) Μετά εναπόθεση τού οξειδίου πύλης καί του νιτριδίου (υποστηρικτικό επίπεδο) p+ (γ) Μετά χάραξης (πλάσμα) των μονωτικών χαρακωμάτων με το αρνητικό της μάσκας ενεργής περιοχής 9 Η Διαδικασία CMOS Περιγραφικά SiO 2 (δ) Μετά γέμισης χαρακωμάτων, CMP λείανσης, καί αφαίρεσης του νιτριδίου n (ε) Μετά εμφύτευσης n-well καί V Tp διόρθωσης p (στ) Μετά εμφύτευσης p-well καί V Tn διόρθωσης 10 5

6 Η Διαδικασία CMOS Περιγραφικά Πολυ-Si (ζ) Μετά εναπόθεσης καί xάραξης πολυ-si n+ p+ (η) Μετά εμφύτευσης περιοχών n+ καί p+. Βήμα ενισχύει καί το πoλυ-si SiO 2 (θ) Μετά εναπόθεσης SiO 2 Μόνωσης καί χάραξης επαφών 11 Η Διαδικασία CMOS Περιγραφικά Al (ι) Μετά εναπόθεσης καί Σκιαγράφησης 1 ου μετάλλου. Al SiO 2 (κ) Μετά εναπόθεσης SiO 2 μονώτικού, χάραξη Διεπαφών, καί εναπόθεση καί σκιαγράφηση 2 ου μετάλλου. 12 6

7 Προχωρημένη Μεταλλοποίηση 13 Προχωρημένη Μεταλλοποίηση 14 7

8 Σχεδιαστικοί Κανόνες 15 3D Όψη Polysilicon Aluminum 16 8

Σχεδιαστικοί Κανόνες Μέσο μεταξύ σχεδιαστή καί μηχανικού διεργασίας Κανόνες για την ορθή σχεδίαση των οπτικών μασκών Μονάδα μέτρησης: Ελάχιστο πλάτος γραμμής Κλιμακώμενοι κανόνες: παράμετρος λ

9 Σχεδιαστικοί Κανόνες Μέσο μεταξύ σχεδιαστή καί μηχανικού διεργασίας Κανόνες για την ορθή σχεδίαση των οπτικών μασκών Μονάδα μέτρησης: Ελάχιστο πλάτος γραμμής Κλιμακώμενοι κανόνες: παράμετρος λ Απόλυτες διαστάσεις (κανόνες σε μm) 17 Επίπεδα διεργασίας CMOS Επίπεδο Well (p,n) Active Area (n+,p+) Select (p+,n+) Polysilicon Metal1 Metal2 Contact To Poly Contact To Diffusion Via Χρώμα Yellow Green Green Red Blue Magenta Black Black Black Απεικόνηση 18 9

10 Επίπεδα διεργασίας CMOS Επίπεδο Well (p,n) Active Area (n+,p+) Select (p+,n+) Polysilicon Metal1 Metal2 Contact To Poly Contact To Diffusion Via Χρώμα Yellow Green Green Red Blue Magenta Black Black Black Απεικόνηση 19 Επίπεδα σε διεργασία 0.25 mm CMOS 20 10

11 Κανόνες μεταξύ επιπέδων Same Potential Different Potential Well Active Select or Contact or Via Hole 2 Polysilicon Metal1 2 Metal Διάταξη Τρανζίστορ Transistor

12 Διεπαφές καί Επαφές 2 1 Via Metal to Active Contact 1 Metal to Poly Contact Select Επίπεδο Select Substrate Well 24 12

13 Διάταξη Αντιστροφέα CMOS GND In V DD A A Out (a) Layout A A n p-substrate Field n + p + Oxide (b) Cross-Section along A-A 25 Σχεδιαστικό Πρόγραμμα Διάταξης 26 13

14 Ελεγκτής Κανόνων (DRC) poly_not_fet to all_diff minimum spacing = 0.14 um. 27 Διάγραμματα Stick V DD 3 In 1 Out Αδιάστατο Μόνο τοπολογία Τελική διάταξη σχεδιάζεται απο πρόγραμμα «συμπίεσης» GND Διάγραμμα Stick Αντιστροφέα 28 14

15 Πακέτα Ολοκληρωμένων Κυκλωμάτων 29 Απαιτήσεις Πακέτου Ηλεκτρικές: Χαμηλές παρασιτικές Μηχανικές: Αξιόπιστια καί στοιβαρότητα Θερμικές: Καλή διάχυση θερμότητας Οικονομικές: Χαμηλό Κόστος 30 15

16 Τεχνολογία Δι-ενώσεων Wire Bonding Substrate Die Pad Lead Frame 31 Tape-Automated Bonding (TAB) Sprocket hole Film + Pattern Solder Bump Test pads Lead frame Polymer film Die Substrate (b) Die attachment using solder bumps. (a) Polymer Tape with imprinted wiring pattern

17 Flip-Chip Bonding Die Solder bumps Interconnect layers Substrate 33 Διασύνδεση chip σε PCB (a) Through-Hole Mounting (b) Surface Mount 34 17

18 Τύποι Πακέτων 35 Παράμετροι Πακέτων 36 18

19 Τεχνολογία Multi-Chip Modules

20 Κύκλωμα υπο Κατασκευή V DD V DD M2 M4 V in V out V out2 M1 M3 Το κύκλωμα των 2 αντιστροφέων θα κατασκευαστεί σε διεργασία με 2 πηγάδια. 39 Διάταξη 40 20

21 Αρχικό Υλικό A A Υπόστρωμα (wafer): n-type με 13 doping level = 10 /cm 3 Φαίνεται διατομή ως προς την ευθεία A-A 41 Κατασκευή N-well (1) Οξύδοση Υλικού (2) Εναπόθεση silicon nitride (3) Εναπόθεση photoresist 42 21

22 Κατασκευή N-well (4) Έκθεση resist με την μάσκα n-well 43 Κατασκευή N-well (5) Ανάπτυξη resist (6) Χάραξη nitride and (7) Ανάπτυξη thick oxide 44 22

23 Κατασκευή N-well (8) Εμφύτευση n-dopants (φώσφορος) (εώς 1.5 mm βάθος) 45 Κατασκευή P-well Επανάληψη προηγούμενων βημάτων 46 23

Ανάπτυξη Διοξειδίου Πύλης SiO 2 0.055 mm πάχος 47 Ανάπτυξη Μονοτικού Διοξειδίου 0.

24 Ανάπτυξη Διοξειδίου Πύλης SiO mm πάχος 47 Ανάπτυξη Μονοτικού Διοξειδίου 0.9 mm πάχος Χρησιμοποιεί την μάσκα που ορίζει την ενεργό περιοχή Ακολουθείται απο εναποθέσεις βελτίωσης του οριακού δυναμικού 48 24

25 Πολυπυρίτιο 49 Εμφυτεύσεις Πηγής-Καταβόθρας n+ source-drain implant (using n+ select mask) 50 25

26 Εμφυτεύσεις Πηγής-Καταβόθρας p+ source-drain implant (using p+ select mask) 51 Ορισμός Οπών για Επαφές (1) Εναπόθεση μονωτικού διηλεκτρικού (SiO 2 ) 0.75 mm (2) Ορισμός οπών με βάση την ανάλογη μάσκα 52 26

27 Αλουμίνιο Πρώτου Επιπέδου Εναπόθεση μέσω εξάτμησης (0.8 mm thick) Ακολουθούν και άλλα επίπεδα μετάλλου καί γυαλιού 53 Μεταλλικές Συνδέσεις 54 27

Σχετικά έγγραφα

Μικροηλεκτρονική - VLSI

ΕΛΛΗΝΙΚΗ ΔΗΜΟΚΡΑΤΙΑ Ανώτατο Εκπαιδευτικό Ίδρυμα Πειραιά Τεχνολογικού Τομέα Μικροηλεκτρονική - VLSI Ενότητα 3: Εισαγωγή στη Διαδικασία Κατασκευής (CMOS Processing) Κυριάκης - Μπιτζάρος Ευστάθιος Τμήμα Ηλεκτρονικών