HY523 Εργαςτηριακό Σχεδύαςη Ψηφιακών Κυκλωμϊτων με εργαλεύα Ηλεκτρονικού Σχεδιαςτικού Αυτοματιςμού.

Μέγεθος: px

Εμφάνιση ξεκινά από τη σελίδα:

Download "HY523 Εργαςτηριακό Σχεδύαςη Ψηφιακών Κυκλωμϊτων με εργαλεύα Ηλεκτρονικού Σχεδιαςτικού Αυτοματιςμού."

Λάρισα Καρράς
7 χρόνια πριν
Προβολές:

1 HY523 Εργαςτηριακό Σχεδύαςη Ψηφιακών Κυκλωμϊτων με εργαλεύα Ηλεκτρονικού Σχεδιαςτικού Αυτοματιςμού Διδϊςκων: Χ. Σωτηρύου, Βοηθόσ: Π. Ματτθαιϊκησ 1 Διαδικαςύα CMOS 2 1

2 Μια ςύγχρονη διαδικαςύα CMOS gate-oxide TiSi 2 AlCu Tungsten SiO 2 n+ p-well p-epi poly n-well p+ SiO 2 p+ Dual-Well Trench-Isolated CMOS Process 3 Κύκλωμα υπο Σχεδύαςη V DD V DD M2 M4 V in V out V out2 M1 M3 4 2

3 Η Διϊταξη του 5 Φωτολιθογραφικό Διαδικαςύα oxidation optical mask photoresist removal (ashing) photoresist coating stepper exposure process step Typical operations in a single photolithographic cycle (from [Fullman]). photoresist development acid etch spin, rinse, dry 6 3

4 Σκιαγρϊφηςη του SiO2 Si-substrate (α) Βαζηθό Υιηθό, Ππξήηην Si-substrate (β) Μεηά από Ομύδσζε θαί Δλαπόζεζε αξλεηηθνύ photoresist Si-substrate (γ) Έθζεζε ζηνλ Stepper Photoresist SiO 2 Υπεξηώδεο Φώο Σθηαγξαθεκέλε Οπηηθή Μάζθα Δθηεζηκέλν resist Si-substrate Si-substrate Σθιεξπκέλν resist SiO 2 (δ) Μέηα ηελ έθζεζε θαί ράξαμε ηνπ resist, ραξάζεηαη ην SiO 2 Si-substrate (ε) Μεηά ράξαμεο Φεκηθή ράξαμε ή ράξαμε κε Πιάζκα Hardened resist SiO 2 SiO 2 (ζη) Τειηθό απνηέιεζκα αθαηξώληαο ην resist 7 Η Διαδικαςύα CMOS Περιληπτικϊ Οξηζκόο Δλεξγώλ Πεξηνρώλ Φάξαμε θαί ιείαλζε ηνπο Δκθύηεπζε πεγαδηώλ Δλαπόζεζε θαί Σθηαγξάθεζε Πνιπ-Si επηπέδνπ Δκθύηεπζε πεγώλ/θαηαβνζξώλ θαί επαθώλ ζην ππόζηξσκα Γεκηνπξγία επαθώλ θαί δηεπαθώλ Δλαπόζεζε θαί ζθηαγξάθεζε Al/Cu 8 4

5 Η Διαδικαςύα CMOS Περιγραφικϊ p-epi p+ (α) Βαζηθό Υιηθό: p+ ππόζηξσκα κέ p επη-ηάμηθό πιηθό p-epi p+ SiN 3 4 SiO 2 (β) Μεηά ελαπόζεζε ηνύ νμεηδίνπ πύιεο θαί ηνπ ληηξηδίνπ (ππνζηεξηθηηθό επίπεδν) p+ (γ) Μεηά ράξαμεο (πιάζκα) ησλ κνλσηηθώλ ραξαθσκάησλ κε ην αξλεηηθό ηεο κάζθαο ελεξγήο πεξηνρήο 9 Η Διαδικαςύα CMOS Περιγραφικϊ SiO 2 (δ) Μεηά γέκηζεο ραξαθσκάησλ, CMP ιείαλζεο, θαί αθαίξεζεο ηνπ ληηξηδίνπ n (ε) Μεηά εκθύηεπζεο n-well θαί V Tp δηόξζσζεο p (ζη) Μεηά εκθύηεπζεο p-well θαί V Tn δηόξζσζεο 10 5

6 Η Διαδικαςύα CMOS Περιγραφικϊ Πνιπ-Si (δ) Μεηά ελαπόζεζεο θαί xάξαμεο πνιπ-si n+ p+ (ε) Μεηά εκθύηεπζεο πεξηνρώλ n+ θαί p+. Βήκα εληζρύεη θαί ην πoιπ-si SiO 2 (ζ) Μεηά ελαπόζεζεο SiO 2 Μόλσζεο θαί ράξαμεο επαθώλ 11 Η Διαδικαςύα CMOS Περιγραφικϊ Al (η) Μεηά ελαπόζεζεο θαί Σθηαγξάθεζεο 1 νπ κεηάιινπ. Al SiO 2 (θ) Μεηά ελαπόζεζεο SiO 2 κνλώηηθνύ, ράξαμε Γηεπαθώλ, θαί ελαπόζεζε θαί ζθηαγξάθεζε 2 νπ κεηάιινπ. 12 6

7 Προχωρημϋνη Μεταλλοπούηςη 13 Προχωρημϋνη Μεταλλοπούηςη 14 7

8 Σχεδιαςτικού Κανόνεσ 15 3D Όψη Polysilicon Aluminum 16 8

9 Σχεδιαςτικού Κανόνεσ Μζςο μεταξφ ςχεδιαςτή καί μηχανικοφ διεργαςίασ Κανόνεσ για την ορθή ςχεδίαςη των οπτικών μαςκών Μονάδα μζτρηςησ: Ελάχιςτο πλάτοσ γραμμήσ Κλιμακώμενοι κανόνεσ: παράμετροσ λ Απόλυτεσ διαςτάςεισ (κανόνεσ ςε μm) 17 Επύπεδα διεργαςύασ CMOS Δπίπεδν Well (p,n) Active Area (n+,p+) Select (p+,n+) Polysilicon Metal1 Metal2 Contact To Poly Contact To Diffusion Via Φξώκα Yellow Green Green Red Blue Magenta Black Black Black Απεηθόλεζε 18 9

To Diffusion Via Φξώκα Yellow Green Green Red Blue Magenta Black

10 Επύπεδα διεργαςύασ CMOS Δπίπεδν Well (p,n) Active Area (n+,p+) Select (p+,n+) Polysilicon Metal1 Metal2 Contact To Poly Contact To Diffusion Via Φξώκα Yellow Green Green Red Blue Magenta Black Black Black Απεηθόλεζε 19 Επύπεδα ςε διεργαςύα 0.25 m CMOS 20 10

11 Κανόνεσ μεταξύ επιπϋδων Same Potential Different Potential Well Active Select or Contact or Via Hole 2 Polysilicon Metal1 2 Metal Διϊταξη Τρανζύςτορ Transistor

12 Διεπαφϋσ καύ Επαφϋσ 2 1 Via Metal to Active Contact 1 Metal to Poly Contact Select Επύπεδο Select Substrate Well 24 12

13 Διϊταξη Αντιςτροφϋα CMOS GND In V DD A A Out (a) Layout A A n p-substrate Field n + p + Oxide (b) Cross-Section along A-A 25 Σχεδιαςτικό Πρόγραμμα Διϊταξησ 26 13

14 Ελεγκτόσ Κανόνων (DRC) poly_not_fet to all_diff minimum spacing = 0.14 um. 27 Διϊγραμματα Stick V DD 3 In 1 Out Αδιάζηαηο Μόνο ηοπολογία Τελική διάηαξη ζσεδιάζεηαι απο ππόγπαμμα «ζςμπίεζηρ» GND Γηάγξακκα Stick Αληηζηξνθέα 28 14

15 Πακϋτα Ολοκληρωμϋνων Κυκλωμϊτων 29 Απαιτόςεισ Πακϋτου Ηλεκτρικζσ: Χαμηλζσ παραςιτικζσ Μηχανικζσ: Αξιόπιςτια καί ςτοιβαρότητα Θερμικζσ: Καλή διάχυςη θερμότητασ Οικονομικζσ: Χαμηλό Κόςτοσ 30 15

16 Τεχνολογύα Δι-ενώςεων Wire Bonding Substrate Die Pad Lead Frame 31 Tape-Automated Bonding (TAB) Sprocket hole Film + Pattern Solder Bump Test pads Lead frame Polymer film Die Substrate (b) Die attachment using solder bumps. (a) Polymer Tape with imprinted wiring pattern

17 Flip-Chip Bonding Die Solder bumps Interconnect layers Substrate 33 Διαςύνδεςη chip ςε PCB (a) Through-Hole Mounting (b) Surface Mount 34 17

18 Τύποι Πακϋτων 35 Παρϊμετροι Πακϋτων 36 18

19 Τεχνολογύα Multi-Chip Modules 37 Διεργαςύα CMOS 38 ΗΥ422 - Διάλεξη 9Ι - Διεπγαζία 19

20 Κύκλωμα υπο Καταςκευό V DD V DD M2 M4 V in V out V out2 M1 M3 Το κύκλωμα ηων 2 ανηιζηποθέων θα καηαζκεςαζηεί ζε διεπγαζία με 2 πηγάδια. 39 ΗΥ422 - Διάλεξη 9Ι - Διεπγαζία Διϊταξη 40 ΗΥ422 - Διάλεξη 9Ι - Διεπγαζία 20

21 Αρχικό Υλικό A A Υπόζηξσκα (wafer): n-type κε 13 doping level = 10 /cm 3 Φαίλεηαη δηαηνκή σο πξνο ηελ επζεία A-A 41 ΗΥ422 - Διάλεξη 9Ι - Διεπγαζία Καταςκευό N-well (1) Ομύδνζε Υιηθνύ (2) Δλαπόζεζε silicon nitride (3) Δλαπόζεζε photoresist 42 ΗΥ422 - Διάλεξη 9Ι - Διεπγαζία 21

22 Καταςκευό N-well (4) Έθζεζε resist κε ηελ κάζθα n-well 43 ΗΥ422 - Διάλεξη 9Ι - Διεπγαζία Καταςκευό N-well (5) Αλάπηπμε resist (6) Φάξαμε nitride and (7) Αλάπηπμε thick oxide 44 ΗΥ422 - Διάλεξη 9Ι - Διεπγαζία 22

23 Καταςκευό N-well (8) Δκθύηεπζε n-dopants (θώζθνξνο) (εώο 1.5 m βάζνο) 45 ΗΥ422 - Διάλεξη 9Ι - Διεπγαζία Καταςκευό P-well Δπαλάιεςε πξνεγνύκελσλ βεκάησλ 46 ΗΥ422 - Διάλεξη 9Ι - Διεπγαζία 23

Ανϊπτυξη Διοξειδύου Πύλησ SiO 2 0.055 m πάρνο 47 ΗΥ422 - Διάλεξη 9Ι - Διεπγαζία Ανϊπτυξη Μονοτικού Διοξειδύου 0.

24 Ανϊπτυξη Διοξειδύου Πύλησ SiO m πάρνο 47 ΗΥ422 - Διάλεξη 9Ι - Διεπγαζία Ανϊπτυξη Μονοτικού Διοξειδύου 0.9 m πάρνο Φξεζηκνπνηεί ηελ κάζθα πνπ νξίδεη ηελ ελεξγό πεξηνρή Αθνινπζείηαη απν ελαπνζέζεηο βειηίσζεο ηνπ νξηαθνύ δπλακηθνύ 48 ΗΥ422 - Διάλεξη 9Ι - Διεπγαζία 24

25 Πολυπυρύτιο 49 ΗΥ422 - Διάλεξη 9Ι - Διεπγαζία Εμφυτεύςεισ Πηγόσ-Καταβόθρασ n+ source-drain implant (using n+ select mask) 50 ΗΥ422 - Διάλεξη 9Ι - Διεπγαζία 25

26 Εμφυτεύςεισ Πηγόσ-Καταβόθρασ p+ source-drain implant (using p+ select mask) 51 ΗΥ422 - Διάλεξη 9Ι - Διεπγαζία Οριςμόσ Οπών για Επαφϋσ (1) Δλαπόζεζε κνλσηηθνύ δηειεθηξηθνύ (SiO 2 ) 0.75 m (2) Οξηζκόο νπώλ κε βάζε ηελ αλάινγε κάζθα 52 ΗΥ422 - Διάλεξη 9Ι - Διεπγαζία 26

27 Αλουμύνιο Πρώτου Επιπϋδου Δλαπόζεζε κέζσ εμάηκεζεο (0.8 m thick) Αθνινπζνύλ θαη άιια επίπεδα κεηάιινπ θαί γπαιηνύ 53 ΗΥ422 - Διάλεξη 9Ι - Διεπγαζία Μεταλλικϋσ Συνδϋςεισ 54 ΗΥ422 - Διάλεξη 9Ι - Διεπγαζία 27

Σχετικά έγγραφα

HY121 Ηλεκτρικϊ Κυκλώματα

HY121 Ηλεκτρικϊ Κυκλώματα Διδϊςκων: Χ. Σωτηρύου, Βοηθού: Ε. Βαςιλϊκησ, Δ. Πούλιοσ http://www.csd.uoc.gr/~hy121 1 HY121 - Διαδικαζία Καηαζκεςήρ CMOS Διαδικαςύα CMOS 2 1 Μια ςύγχρονη διαδικαςύα CMOS gate-oxide