HY330 Ψηφιακά Κυκλώματα - Εισαγωγή στα Συστήματα VLSI. 1 ΗΥ330 - Διάλεξη 6η - Σχεδίαση Συνδυαστικών Κυκλωμάτων

Transcript

1 HY330 Ψηφιακά Κυκλώματα - Εισαγωγή στα Συστήματα VLSI Διδάσκων: Χ. Σωτηρίου, Βοηθοί: θα ανακοινωθούν 1 ΗΥ330 - Διάλεξη 6η - Σχεδίαση Συνδυαστικών Περιεχόμενα Συνδυαστικά, Ακολουθιακά κυκλώματα Στατικά, Δυναμικά Κυκλώματα MOS Στατική Λογική MOS Δομή, Δίκτυα Ανέλκυσης/Καθέλκυσης Τρανζίστορ σε σειρά/παράλληλα Πτώση Τάσης Δυικότητα, Παραδείγματα NN, NOR Σχεδίαση Πολύπλοκων Πυλών Διάταξη Στατικών Πυλών Λογικός Γράφος Μονοπάτι Euler Γραμμο-διαγράμματα (Stick iagrams) και Τεχνικές Σχεδίασης Διάταξης 2 Μεταβατική Ανάλυση, Διανύσματα Εισόδου, Μεγέθη Τρανζίστορ Fan-in, Fan-out και Καθυστέρηση Λεπτομερής Ανάλυση Χωρητικοτήτων NN4 Τεχνικές Σχεδίασης Γρήγορων Στατικών Πυλών Στατική Λογική Λόγου Μεγεθών Αντίσταση, NMOS, ψευδό-nmos Διαφορική λογική VSL Στατική Λογική Διέλευσης Τεχνικές: Ανόρθωση, μηδενικό Vt, PL, πύλες μετάβασης Δυναμική Λογική MOS Διαρροή, Διαμοιρασμός φορτίου, Ζεύξη προς τα πίσω, Ζεύξη Ρολογιού Λογική Ντόμινο, NPMOS 1

2 Συνδυαστικά και Ακολουθιακά Κυκλώματα In ombinational Logic ircuit In ombinational Logic ircuit State Συνδυαστικό Ακολουθιακό put = f(in) put = f(in, State) Next State = f(urrent State, In) 3 Στατικά, Δυναμικά Κύκλωματα MOS Σε ένα στατικό κύκλωμα MOS η έξοδος (στην μη μεταβατική κατάσταση) οδηγείται είτε προς την τάση είτε ως προς την γείωση μέσω μιας οδού χαμηλής αντίστασης. Οι έξοδοι αντιστοιχούν σε συνδυαστική δυαδική συνάρτηση (δεν υπάρχει μνήμη) Αντιθέτως, μια άλλη τάξη, τα δυναμικά κυκλώματα αποθηκεύουν φορτίο σε κόμβους υψηλής αντίστασης και στον χρόνο 4 2

3 Στατική Λογική Πύλη MOS - Δομή In1 In2 InN In1 In2 InN PUN PN Μόνο PMOS F(In1,In2, InN) Μόνο NMOS PUN and PN είναι δυικά λογικά δίκτυα 5 NMOS Τρανζίστορ σε σειρά/παράλληλα Στις παρακάτω διατάξεις, τα τρανζίστορ λειτουργούν ως διακόπτες που ελέγχονται από το σήμα της πύλης: X Y Υ Y = = Χ X αν if Α and και Β X Y Y = X if OR Υ = Χ αν Α ή Β Τα NMOS NMOS τρανζίστορ Transistors οδηγούν pass a strong «ισχυρό» 0 but 0 αλλά a weak «ασθενές»

4 PMOS Τρανζίστορ σε σειρά/παράλληλα Τα PMOS ενεργοποιούνται switch closes when όταν switch το δυναμικό control input της πύλης is low είναι αρνητικό (ως προς την πηγή), άρα είναι ουσιαστικά ενεργά αρνητικά X Y Υ = Χ αν Α και Β = (Α + Β) Y = X if N = + X Y Υ = Χ αν Α ή Β = (ΑΒ) Y = X if OR = Τα PMOS PMOS τρανζίστορ Transistors οδηγούν pass a strong «ισχυρό» 1 but 1 αλλά a weak «ασθενές» Πτώση Τάσης NMOS/PMOS PUN S 0 V GS S 0 - V Tn L L PN L 0 V GS S L V Tp S 8 4

5 Στατική MOS Λογική Το PUN είναι το δυικό του PN Χρησιμοποιούμε τους νόμους e Morgan για να βρούμε το ένα βάση του άλλου: (+ ) = () = + Η πύλη που προκύπτει είναι αρνητικής πολικότητας λόγω της φύσης του MOS 0 είσοδο, 1 έξοδο 1 είσοδο, 0 έξοδο 9 Παράδειγμα: Στατική NN Πίνακας Αληθείας Σύνδεση στην Γείωση Σύνδεση στην Τάση 10 5

6 Παράδειγμα: Στατική NOR Πίνακας Αληθείας 11 Πολύπλοκη Στατική Πύλη MOS OUT = + ( + ) 12 6

7 Κατασκευή Πολύπλοκης Πύλης F SN1 F SN4 SN2 SN3 F (a) pull-down Κατασκευή network PN (b) eriving Κατασκευή the pull-up PUN ιεραρχικά network hierarchically ανά υπό-δίκτυο by identifying sub-nets (c) complete Πλήρης πύλη gate 13 Σχεδίαση Στοιχείων (ells) Standard ells Βασικός κόκκος, «κύτταρα» της λογικής σε ροές E Απευθύνονται σε ροές Λογικής Σύνθεσης Τοποθέτησης, Διασύνδεσης Όμοιο ύψος, διαφορετικό πλάτος Μονάδες Δεδομένων - atapath Για ομοιογενή, ομοιόμορφα σχέδια (αριθμητικές-λογικές πράξεις: αθροιστές, ολισθητές, πολλαπλασιαστές, κτλ.) Εμπεριέχουν διασυνδέσεις, μερικές φορές όχι όλες Σταθερό ύψος και πλάτος 14 7

8 Μεθοδολογία Standard ells Κανάλι Διασυνδέσεων σήματα GN 15 Μεθοδολογία Standard ells Αντιστραμμένο Χωρίς Κανάλια Διασυνδέσεων M2 M3 GN Αντιστραμμένο GN 16 8

9 Standard ell - Δομή N Well ell height 12 metal tracks Metal track is approx Pitch = repetitive distance between objects ell height is 12 pitch 2 In ell boundary GN Rails ~10 17 NN 2 Εισόδων 2-input NN gate GN 18 9

10 Λογικός Γράφος Στατικής Πύλης MOS Μη κατευθυντικός Γράφος Πύλης Ορισμός Για κάθε πύλη μπορούμε να παράγουμε έναν γράφο με μη κατευθυντικές ακμές, όπου: Τρανζίστορ = μη-κατευθυντικές ακμές Εσωτερικά-Εξωτερικά Σημεία σύνδεσεις = κόμβοι Μονοπάτι Euler - Ορισμός Διαδρομή που περιέχει όλους τους κόμβους του γράφου διατρέχοντας την κάθε ακμή μια μόνο φορά (Ανάλογο με τον γρίφο ζωγραφικής «δεν σηκώνουμε το μολύβι» για να ζωγραφίσουμε ένα σχήμα) Ένα κοινό μονοπάτι Euler για τα PN, PUN συνεπάγεται υλοποίηση της κάτοψης πύλης με μη διακοπτόμενη διάχυση 19 Λογικός Γράφος Στατικής Πύλης MOS j Λογικός Γράφος X PUN X = ( + ) X i i j GN PN 20 10

11 Δυο εκδοχές της Χ = (. (+)) X X GN GN 21 Κοινό Μονοπάτι στον Λογικό Γράφο X X i j GN 22 11

12 Γράμμο-Διαγράμματα Stick - 1 Χρώμα Όνομα Λειτουργία Πράσινο ndiff Πηγή/καταβόθρα τρανζίστορ Κίτρινο pdiff Κόκκινο poly Μπλε m1 Μωβ m2 Συνδέσεις: Για το ίδιο επίπεδο, πάντα συνδεδεμένες Πηγή/καταβόθρα τρανζίστορ Πύλη τρανζίστορ Διασύνδεση m1 Διασύνδεση m2 Για διαφορετικά, πάντα ασύνδετες 23 Αδιάστατα Διαγράμματα Stick - 2 Εξαιρέσεις: Όταν το πολύ-πυρίτιο τέμνει n ή p διάχυση σχηματίζονται τρανζίστορ nfet pfet Για συνδέσεις μεταξύ επιπέδων χρησιμοποιούμε επαφές, ως εξής: Απαγορεύονται: Στις επαφές ένα από τα επίπεδα πρέπει να είναι μέταλλο! Δεν επιτρέπεται σύμπτωση ndiff, pdiff 24 12

13 Αδιάστατα Διαγράμματα Stick - 3 Κανόνες διαγραμμάτων 1. Ελαχιστοποιούμε το εμβαδό των σχημάτων/επιπέδων 2. Το μήκος των συνδέσεων περιορίζεται ως εξής: a. ndiff, pdiff : ελάχιστο μήκος b. poly : μικρό, μεσαίο μήκος c. m1, m2 : μικρό, μεσαίο ή μεγάλο μήκος 3. Χρησιμοποιούμε ελάχιστο αριθμό επαφών 4. Στις επαφές το ένα επίπεδο πρέπει να είναι μέταλλο Διαδικασία i. Σχεδιάζουμε σχηματικό σε επίπεδο τρανζίστορ ii. Σχεδιάζουμε, διαρρυθμίζουμε τη συμβολική διάταξη: a. Ζωγραφίζουμε για κάθε τρανζίστορ πύλη (poly) και διάχυση (diff) b. Ολοκληρώνουμε την διάταξη με συνδέσεις, επαφές, Vdd/Gnd 25 Αδιάστατα Διαγράμματα Stick - 4 Σχηματικό σε επίπεδο τρανζίστορ Για κάθε τρανζίστορ ζωγραφίζουμε τις περιοχές διάχυσης και τις σχετικές πύλες Ολοκληρώνουμε την διάταξη συμπληρώνοντας τις διασυνδέσεις. Χρησιμοποιούμε poly μόνο για μικρά μήκη 26 13

14 Σχεδίαση πύλης βάση διαδρομής Euler Vdd Vdd pdiff Ζ Ζ Οι διαδρομές διατρέχουν τα τρανζίστορ στην ίδια σειρά 27 Gnd ndiff Gnd Σχεδίαση πύλης βάση διαδρομής Euler Vdd Vdd pdiff Ζ Ζ Προσθέτουμε κατάλληλα τις διασυνδέσεις 28 Gnd ndiff Gnd 14

15 Σχεδίαση πύλης βάση διαδρομής Euler Vdd Οι διαδρομές δεν είναι μοναδικές! Vdd pdiff Ζ Ζ Ανταλλάσοντας και αλλάζει η διάταξη του pull-down 29 Gnd ndiff Gnd Σχεδίαση πύλης βάση διαδρομής Euler Vdd Vdd pdiff Ζ Ζ ndiff Gnd Gnd Αν μετακινήσουμε το στο pull-up, δεν υπάρχει μια κοινή διαδρομή αλλά δυο τμήματα διακοπή στην διάχυση 30 15

16 Επαλήθευση διαγράμματος Απαγορεύονται δομές όπως οι παρακάτω: Βραχυκυκλωμένα τρανζίστορ Ασύνδετα τμήματα διάχυσης 31 Επιρροή της διάταξης στην ταχύτητα Για μείωση της χωρητικότητας, όταν είναι εφικτό, μειώνουμε το φορτίο, δηλ. τις επαφές στην έξοδο Vdd Vdd Β Α Α Υ Β Υ Πιο Γρήγορη Gnd Πιο Αργή Gnd 32 16

17 Πύλες μετάβασης Οι πύλες μετάβασης δεν ταιριάζουν στο μοντέλο μιας μοναδικής γραμμής διάχυσης Το πολύ-πυρίτιο πρέπει να αποκοπεί κάθετα, λόγω των αντεστραμμένων εισόδων Α Α 33 Πολυπλέκτης με πύλες Μετάβασης - 1 S S Y Β Υ Β S S S Με τις παραπάνω διαδρομές προκύπτει η διάταξη δεξιά με αναπόσπαστο το πολύ-πυρίτιο, αλλά διασταυρώσεις 34 17

18 Πολυπλέκτης με πύλες Μετάβασης - 1 S S S S Y Α Β Υ Β S S S Αν αποσπάσουμε το πολύ-πυρίτιο σε τμήματα προκύπτει η παραπάνω εναλλακτική διάταξη 35 OI Λογικός Γράφος X PUN X = (+) (+) X GN PN 36 18

19 Παράδειγμα: X = + x x b c b c x x a d a d GN GN (a) Logic Λογικός graphs γράφος for (ab+cd) + cd) (b) Euler Κοινή Paths Διαδρομή {a b {a c d} b c d} x 37 a b c d GN (c) stick diagram Διάγραμμα for ordering Stick {a b c d} Τεχνική για μεγάλα Τρανζίστορ Μονή Πύλη Διπλή Πύλη (αναδιπλωμένη) Μικρότερη Χωρητικότητα Διάχυσης 38 19

20 Ιδιότητες Στατικών Πυλών MOS Περίληψη Μεγάλα περιθώρια Θορύβου V OH, V OL αντιστοιχούν σε Vdd, Gnd αντίστοιχα Τα λογικά επίπεδα δεν εξαρτώνται στα σχετικά μεγέθη των τρανζίστορ της πύλης ratioless logic Υπάρχει πάντα οδός προς το Vdd ή Gnd για την έξοδο χαμηλή αντίσταση εξόδου Δεν υπάρχει οδός από την είσοδο στην έξοδο υψηλότατη αντίσταση εισόδου Δεν υπάρχει συνεχής ροή ρεύματος μεταξύ Vdd, Gnd στατικό ρεύμα ηρεμίας = 0 Καθυστέρηση = f( L, Req των τρανζίστορ) 39 Μοντέλο Μεταβατικής Καθυστέρησης R eq R p R p R p R p R n L R n L R p int NN2 R n int INV R n R n L NOR

21 Voltage [V] 16/10/2014 Καθυστέρηση και Διανύσματα Εισόδου R p R n R n R p L int Βάση της δομής της πύλης, η καθυστέρηση είναι και συνάρτηση του διανύσματος εισόδου: Μετάβαση 01 (έξοδο) Αν και οι 2 είσοδοι γίνουν 0: Καθυστέρηση είναι (0.69 R p /2. L ) Αν 1 είσοδος γίνει 0: Καθυστέρηση είναι (0.69 R p. L ) Μετάβαση 10 (έξοδο) Και οι 2 είσοδοι γίνονται 1: Καθυστέρηση είναι ( R n. L ) 41 Καθυστέρηση και Διανύσματα Εισόδου time [ps] ==10 =1, =10 =1 0, =1 Input ata Pattern elay (psec) ==01 67 =1, =01 64 = 01, =1 61 ==10 45 =1, =10 80 = 10, =1 81 NMOS = 0.5m/0.25 m PMOS = 0.75m/0.25 m L = 100 ff 21

22 Μεγέθη Τρανζίστορ R p R p R p 2 R n L 4 R p int 2 R n int 1 R n R n 1 L 43 Μεγέθη Τρανζίστορ OUT = + ( + )

23 t p (psec) 16/10/2014 Αριθμός Εισόδων (Fan-in) και Καθυστέρηση 3 L Μοντέλο Elmore: t phl 0.69RN ( L ) 2 1 Η καθυστέρηση αυξάνεται δραματικά ως προς τον αριθμό των εισόδων 45 Σχέση fan-in και Καθυστέρησης t phl t p τετραγωνική σχέση Πύλες με fan-in μεγαλύτερο από 4 πρέπει να αποφεύγονται 250 tt pl plη H fan-in linear 46 23

24 t p (psec) 16/10/2014 Σχέση fan-in και Καθυστέρησης t p NOR2 t p NN2 t p INV Η κλίση αντιστοιχεί στην οδηγητική ικανότητα, δηλ. μέγεθος, της πύλης t p συναρτήσει αριθμού εισόδων και εξόδων fan-in: τετραγωνική σχέση λόγω αύξησης R και fan-out: γραμμική, όμως η κάθε επιπρόσθετη πύλη που οδηγείται προσθέτει δυο χωρητικότητες στην έξοδο Έτσι: 2 t p a1fi a2fi a 3 FO όπου: α 1 αντιστοιχεί στα παράλληλα τρανζίστορ και α 2 στα εν σειρά 48 24

25 NN 4 Εισόδων - Κάτοψη Vdd In 1 In 2 In 3 In 4 In 1 4 W/L = 9λ/2λ In 2 In GN W/L = 3λ/2λ GN In 1 In 2 In 3 In 4 In In1 In2 In3 In4 NN 4 Εισόδων - Κάτοψη Vdd In 1 In 2 In 3 In 4 In 1 4 GN W/L = 9λ/2λ W/L = 3λ/2λ GN In 1 In 2 In 3 In 4 PS (2 πλευρές) S (μέχρι την μέση) In 2 In 3 In In1 In2 In3 In4 25

26 Ανάλυση Μεγεθών στην NN 4 Εισόδων Οι περιοχές rain/source μετρώνται από το άκρη της πύλης, μέχρι την μέση της ενεργής περιοχής Διαμοιράζονται ανά τρανζίστορ Τρανζίστορ W (μm) S (μm 2 ) (μm 2 ) PS (μm) P (μm) (19λ 2 ) (3λ 2 ) (15λ) 0.25 (2λ) (3λ 2 ) (3λ 2 ) 0.25 (2λ) 0.25 (2λ) (3λ 2 ) (3λ 2 ) 0.25 (2λ) 0.25 (2λ) (3λ 2 ) 0.3 (19λ 2 ) 0.25 (2λ) (15λ) (9λ) 0.7 (45λ 2 ) 0.42 (27λ 2 ) (19λ) 0.75 (6λ) (27λ 2 ) 0.42 (27λ 2 ) 0.75 (6λ) 0.75 (6λ) (27λ 2 ) 0.42 (27λ 2 ) 0.75 (6λ) 0.75 (6λ) (45λ 2 ) 0.42 (27λ 2 ) (19λ) 0.75 (6λ) 51 Υπολογισμός Κeq K eq ( V high m 0 V )(1 m) low ( 0 V 1m high ( 0 V 1m low Παράμετροι (Vhigh, Vlow) Αποτέλεσμα NMOS 10 Κάθετη m = 0.5, φ = 0.9 (-2.5, -1.25) 0.57 Πλευρική m = 0.44, φ= 0.9 (-2.5, -1.25) 0.61 NMOS 01 Κάθετη m = 0.5, φ = 0.9 (-1.25, 0) 0.79 Πλευρική m = 0.44, φ= 0.9 (-1.25, 0) 0.81 PMOS 10 Κάθετη m = 0.48, φ = 0.9 (-1.25, 0) 0.79 Πλευρική m = 0.32, φ = 0.9 (-1.25, 0) 0.86 PMOS 01 Κάθετη m = 0.48, φ = 0.9 (-2.5, -1.25) 0.59 Πλευρική m = 0.32, φ = 0.9 (-2.5, -1.25) 0.7 ) ) 52 26

27 Χωρητικότητες Διεργασία 0.25μm Έτσι, συνολικά οι χωρητικότητες έχουν ως εξής: GS = GS + GSO G = G + GO G = G (όταν είναι το τρανζίστορ σβηστό) S = Sdiff = ddiff Παρακάτω παραθέτονται χαρακτηριστικές τιμές για τις σχετικές παραμέτρους σε διεργασία 0.25μm. 53 ΗΥ330 - Διάλεξη 6η - Σχεδίαση Συνδυαστικών Ανάλυση Χωρητικοτήτων στην NN 4 Εισόδων Χωρητικότητα Συνιστώσες (HL) Τιμή (ff) (HL) 1 d1 + s2 + 2 gd1 + 2 gs2 (0.57x0.047x x0.25x0.28) + (0.57x0.047x x0.25x0.28) + 2x(0.31x0.375) + 2x(0.31x0.375) = 0.658fF 2 d2 + s3 + 2 gd2 + 2 gs3 (0.57x0.047x x0.25x0.28) + + 2x(0.31x0.375) + = 0.658fF 3 d3 + s4 + 2 gd3 + 2 gs4 (0.57x0.047x x0.25x0.28) + + 2x(0.31x0.375) + = 0.658fF L d4 +2 gd4 + d5 + d6 + d7 + d8 + 2 gd5 + 2 gd6 + 2 gd7 + 2 gd8 (0.57x0.3x x1.875x0.28) + 2x(0.31x0.375) + (0.79x0.3x x0.75x0.28) + (0.79x0.3x x0.75x0.28) + (0.79x0.3x x0.75x0.28) + (0.79x0.3x x0.75x0.28) + 2x(0.31x1.125) + 2x(0.31x1.125) + 2x(0.31x1.125) + 2x(0.31x1.125) = 5.74fF 54 27

28 Υπολογισμός Καθυστέρησης Έχοντας υπολογίσει: 1 = 0.658fF 2 = 0.658fF 3 = 0.658fF L = 5.74fF Και για να υπολογίσουμε την καθυστέρηση χρησιμοποιούμε την καθυστέρηση Elmore: t phl 0.69RN ( L ) t phl = 0.69(13kΩ/1.5)(0.658fF + 2x0.658fF + 3x0.658fF + 4x5.74) = 160ps 55 Τεχνικές Σχεδίασης Γρήγορων Στατικών Πυλών - 1 Αν η χωρητικότητα της εξόδου κυριαρχεί Μεγαλώνουμε προοδευτικά τα μεγέθη από την έξοδο προς την γείωση (Μ1 μεγαλύτερο, ΜΝ μικρότερο) In N MN L M1 > M2 > M3 > > MN (όσο κοντινότερο στην έξοδο τόσο μικρότερο το τρανζίστορ) Πρόβληματικό στην διάταξη In 3 In 2 In 1 M3 M2 M Μπορεί να μειώσει την καθυστέρηση εώς 20%; Μικρότερο κέρδος σε μικρότερες τεχνολογίες 56 28

29 Τεχνικές Σχεδίασης Γρήγορων Στατικών Πυλών - 2 Αλλαγή στην σειρά των τρανζίστορ εν σειρά ανάλογα με την κρίσιμη οδό Κρίσιμη οδός Κρίσιμη οδός In 3 1 In 2 1 In 1 01 M3 01 φορτισμένος L In 1 M3 φορτισμένος L M2 2 φορτισμένος In 2 1 M2 2 εκφορτισμένος In M1 φορτισμένος 3 1 M1 εκφορτισμένος 1 1 Καθυστέρηση εξαρτάται από τον χρόνο εκφόρτισης των L, 1 και 2 Καθυστέρηση εξαρτάται από τον χρόνο εκφόρτισης του L 57 Τεχνικές Σχεδίασης Γρήγορων Στατικών Πυλών - 3 Αλγεβρική Αναδόμηση Παραγοντοποίηση, πολύ-επίπεδη λογική F = EFGH 58 29

30 Τεχνικές Σχεδίασης Γρήγορων Στατικών Πυλών - 4 Εισαγωγή ενισχυτικών διατάξεων μεταξύ λογικών πυλών L L 59 Λογική Λόγου Αντίστασης/Μεγεθών (Ratioed) Resistive Load R L epletion Load V T < 0 PMOS Load F F V SS F In 1 In 2 In 3 PN In 1 In 2 In 3 PN In 1 In 2 In 3 PN V SS V SS V SS (a) resistive load (b) depletion load NMOS (c) pseudo-nmos αντίσταση NMOS με κανάλι Ψεύδο-NMOS Η λογική λόγου μεγεθών (ratioed) αποσκοπεί στην μείωση των Goal: to reduce the number τρανζίστορ, of devices χωρητικότητας over complementary MOS 60 30

31 Λογική Λόγου Αντίστασης/Μεγεθών (Ratioed) - Αντίσταση Resistive Load R L Ν τρανζίστορ + L V OH = Vdd N transistors + Load V OL = R PN /(R PN + R L ) V OH = Διαιρετής Τάσης In 1 In 2 In 3 PN F V OL = R PN R PN + R Ασύμμετρη καμπύλη L μεταβίβασης ssymetrical response Vo/Vi Στατική κατανάλωση Static power consumption Όταν Vo = Vss V SS t pl = 0.69 R L L tplh = 0.69 RLL 61 Λογική Λόγου Αντίστασης/Μεγεθών (Ratioed) - Τρανζίστορ epletion Load V T < 0 PMOS Load F V SS F In 1 In 2 In 3 PN In 1 In 2 In 3 PN V SS V SS depletion load NMOS pseudo-nmos 62 31

32 V out [V] 16/10/2014 Λογική Λόγου Αντίστασης/Μεγεθών (Ratioed) Τρανζίστορ Πύλη NN4 F L V OH = (similar (όπως to στο complementary συμβατικό MOS) V2 k V V OL k n Tn V p OL = V V 2 2 Tp 2 V OL V T 1 1 k p = (assuming εφόσον that V k T = V Tn = V Tp ) n Μικρότερο SMLLER RE εμβαδό, & LO αλλά UT σημαντική STTI POWER στατική ISSIPTION!!! κατανάλωση! 63 Καμπύλες Μετάβασης Ψευδό-NMOS W/L p = W/L p = W/L p = 0.5 W/L p = 0.25 W/L p = V in [V] 64 32

33 Διαφορική Λογική VSL M1 M2 PN1 PN2 V SS V SS ifferential ascode Voltage Switch Logic (VSL) 65 Παράδειγμα VSL XOR-NXOR gate 66 33

34 V oltage [V] 16/10/2014 Παράδειγμα VSL Μεταβατική Ανάλυση ,, Time [ns] 67 Λογική Τρανζίστορ Διέλευσης (Pass) Inputs Switch Network τρανζίστορ σε διατάξεις διακοπτών μετασχηματίζουν εισόδους σε εξόδους N transistors χωρίς συνδέσεις No σε static Vdd, Vss consumption Μόνο Ν αντί 2Ν τρανζίστορ για βασικές πύλες Μηδενική Στατική Κατανάλωση! 68 34

35 Voltage [V] 16/10/2014 Παράδειγμα:N2 με τρανζίστορ διέλευσης 0 F = 69 Πτώση τάσης διέλευσης NMOS και χειρισμός In x 0.5m/0.25m 1.5m/0.25m 0.5m/0.25m x In Time [ns] 70 35

36 Πτώση τάσης διέλευσης NMOS και χειρισμός = 2.5V = 2.5 V = 2.5 V = 2.5 V M 2 M n L M 1 Η πτώση τάσης στον κόμβο V συνεπάγεται μεγαλύτερο στατικό ρεύμα στην επόμενη πύλη Το PMOS δεν έχει ποτέ Vgs = 0, κλείνει από το Vsd = 0 Επιπλέον, το Vtn του τρανζίστορ διέλευσης είναι μεγαλύτερο από το Vtp (φαινόμενο σώματος) 71 Τεχνικές Σχεδίασης με Τρανζίστορ Διέλευσης 1 - Ανόρθωση Επιπέδου (Level Restorer) Ανορθωτής Τάσης (Level Restorer) M r M 2 M n X M 1 Πλεονέκτημα: Vx φτάνει το Vdd Μειονεκτήματα: (α) μεγαλύτερη χωρητικότητα στο Vx, (β) Μέγεθος Μr σημαντικός παράγοντας 72 36

37 Voltage [V] 16/10/2014 Μέγεθος Τρανζίστορ Ανόρθωσης W/L r =1.75/0.25 W/L r =1.50/0.25 W/L r =1.0/0.25 W/L r =1.25/ Time [ps] Πάνω όριο στο μέγεθος του τρανζίστορ ανόρθωσης Τα τρανζίστορ διέλευσης μπορεί να είναι σε σειρά καθέλκυση ακόμα πιο δύσκολη 73 Τεχνικές Σχεδίασης με Τρανζίστορ Διέλευσης 2 - Λογική τρανζίστορ διέλευσης με Vt = 0 0V 2.5V 0V 2.5V Προσοχή σε Ρεύματα Διαρροής 74 37

38 Συμπληρωματική Λογική Τρανζίστορ Διέλευσης (omplementary PT Logic) Pass-Transistor Network F (a) Inverse Pass-Transistor Network F F= F=+ F=Ý (b) F= F=+ F=Ý N/NN OR/NOR EXOR/NEXOR 75 Τεχνικές Σχεδίασης με Τρανζίστορ Διέλευσης 3 Πύλη Μεταβίβασης (Transmission Gate) = 2.5 V = 2.5 V L = 0 V 76 38

39 Αντίσταση Πύλης Μεταβίβασης 30 R n 2.5 V Rn Resistance, ohms R p R n R p 2.5 V 0 V R p V out V out, V 77 Παράδειγμα: Πολυπλέκτης σε λογική Μεταβίβασης S S S V M2 S F M1 S GN In 1 S S In

40 Παράδειγμα: Πύλη XOR σε λογική Μεταβίβασης 0 1 M2 F Vdd M1 1 M3/M4 Vss 79 Παράδειγμα Αθροιστής σε Λογική Μεταβίβασης P P i i P S Sum Generation P P P o arry Generation i i Setup i P Similar delays for sum and carry 80 40

41 Δυναμική Λογική Στα στατικά κυκλώματα που είδαμε μέχρι τώρα το κάθε σημείο βρίσκεται σε μια διαδρομή Vdd, Vss χαμηλής αντίστασης Είτε άμεσα, είτε έμμεσα, μέσω άλλων σημάτων Στα δυναμικά κυκλώματα η λειτουργία βασίζεται σε σημεία υψηλής αντίστασης και αποθήκευση φορτίου/δυναμικού Η αποθήκευση και αξιολόγηση απαιτεί χρονικό σημείο αναφοράς ρολόι ακόμα και αν είναι συνδυαστικά κυκλώματα 81 Δυναμική Λογική MOS Δι-φασική λειτουργία Προφόρτιση ( = 0) Αξιολόγηση ( = 1) 82 In 1 In 2 In 3 M p PN M e L M p M e off on off on 1 (()+) 41

42 Δυναμική Λογική Προϋποθέσεις Εξόδου Όταν η δυναμική πύλη εκφορτιστεί δεν μπορεί να επαναφορτιστεί παρά μόνο με την άφιξη του ρολογιού (1 η φάση) Οι είσοδοι δεν επιτρέπεται να εναλλαχθούν κατά την αξιολόγηση 01 ναι 1 φορά 10 όχι σημαντική απώλεια φορτίου/δυναμικού Όταν η έξοδος είναι απομονωμένη η χωρητικότητα της αποθηκεύει την κατάσταση της πύλης! 83 Ιδιότητες Δυναμικών Πυλών Η συνάρτηση υλοποιείται από το NMOS δίκτυο Ν+2 τρανζίστορ αντί για 2Ν στο στατικό MOS VOH = Vdd (σχεδόν), VOL = Vss Οι δυναμικές πύλες δεν ανήκουν στην λογική λόγου μεγεθών (ratioed) Τα μεγέθη γενικά δεν επηρεάζουν την λειτουργία Γρήγορες Μικρότερη χωρητικότητα εισόδου πύλης (in) Μικρότερη χωρητικότητα εξόδου πύλης (out) Μηδενικό στατικό ρεύμα (Isc = 0) Μεγαλύτερη κατανάλωση από στατικές MOS Περισσότερη δραστηριότητα, εναλλαγή σε κάθε κύκλο 84 42

43 Ιδιότητες Δυναμικών Πυλών Μεγαλύτερη κατανάλωση από στατικές MOS Περισσότερη δραστηριότητα, εναλλαγή σε κάθε κύκλο Καθαρές εναλλαγές, χωρίς σκαμπανεβάσματα (glitches) Μεγαλύτερο φορτίο από τις στατικές MOS στο ρολόι Ρολόι προυπόθεση Το NMOS λειτουργεί από Vin > Vtn (δεν υπάρχει PMOS για να ανεβάσει το Vm) Χαμηλό περιθώριο θορύβου στο λογικό 0, NM L 85 Ζητήματα Δυναμικής Σχεδίασης 1 Διαρροή LK M p L M e V Αξιολόγηση Προφόρτιση Πηγές Διαρροής Το ρεύμα διαρροής (υπό-vt) αποφορτίζει τον απομονωμένο κόμβο 86 43

44 Τρόπος Χειρισμού Διαρροής Συντηρητής (Keeper) M p M kp L M e Μπορούμε να χρησιμοποιήσουμε την ίδια προσέγγιση όπως στην λογική διέλευσης ανορθωτή συντηρητή 87 Ζητήματα Δυναμικής Σχεδίασης 2 Διαμοιρασμός Φορτίου =0 M p L Το φορτίο που βρισκόταν αρχικά στον L κατανέμεται, δηλ. διαμοιράζεται μεταξύ L και Συνάρτηση του διανύσματος εισόδου M e Πτώση τάσης!!! Χαμηλότερη αξιοπιστία! 88 44

45 Παράδειγμα Δυναμική XOR3 L =50fF a =15fF b =15fF c =15fF d =10fF 89 Χειρισμός Διαμοιρασμού Φορτίου M p M kp M e Μια γενική λύση στο πρόβλημα είναι η προφόρτιση όλων των εσωτερικών κόμβων Μεγαλύτερο εμβαδό και κατανάλωση! 90 45

46 Ζητήματα Δυναμικής Σχεδίασης 3 Ζεύξη προς τα πίσω =0 M p L1 1 =1 2 =0 L2 In =0 M e Στατική NN Δυναμική NN 91 Ζητήματα Δυναμικής Σχεδίασης 3 Ζεύξη προς τα πίσω In Time, ns 92 46

47 Ζητήματα Δυναμικής Σχεδίασης 4 Ζεύξη ρολογιού στο σήμα (lock Feedthrough) Η χωρητικότητα μεταξύ και εξόδου (gd) συνεπάγεται ζεύξη M p L Έτσι όταν η έξοδος δεν οδηγείται το δυναμικό μπορεί να ανέβει πέραν του Vdd M e Έτσι οι γρήγορες μεταβάσεις του ρολογιού εισέρχονται στα εσωτερικά συνδυαστικά σήματα!!! lock Feedthrough 93 Ζητήματα Δυναμικής Σχεδίασης 4 Ζεύξη ρολογιού στο σήμα (lock Feedthrough) 2.5 lock feedthrough In 1 In In 3 In In & Time, ns 1 lock feedthrough 94 47

48 Συνδεσιμότητα Δυναμικών Πυλών In M p 1 M p 2 In M e M e 1 V Tn 2 V t Μόνο 0 1 μεταβάσεις επιτρέπονται στις εισόδους!!! 95 Λογική Ντόμινο MOS (omino Logic) In 1 In 2 M p PN In 4 M p M kp PN 2 In 3 In 5 M e M e 96 48

49 Λογική Ντόμινο MOS (omino Logic) Υλοποιεί μόνο θετική λογική, δηλ. χωρίς αντιστροφείς Υψηλής ταχύτητας t phl =~ 0 Το μέγεθος του αντιστροφέα μπορεί να επιλέγεται βάση του fanout για βέλτιστη ταχύτητα! 97 Λογική Ντόμινο MOS (omino Logic) M p 1 M p M r 2 In 1 In 2 PN In 4 PN In 3 Μπορεί να απαλείφει!!! M e M e Είσοδοι 0 κατά την προφόρτιση 98 49

50 Λογική Ντόμινο MOS (omino Logic) χωρίς το κάτω τρανζίστορ (footer) M p 1 M p 2 M p n In In In 3 In n Λιγότερο φορτίο στο ρολόι Σταδιακή προφόρτιση, στατικό ρεύμα σημαντικά μεγαλύτερος χρόνος προφόρτισης! 99 Δυναμική Λογική NP-MOS In 1 In 2 In 3 M p PN M e In 4 In 5 M e PUN M p (to PN) Μεταβάσεις 0 1 στις εισόδους του PN Μεταβάσεις 1 0 στις εισόδους του PUN

51 Δυναμική Λογική NP-MOS In 1 In 2 In 3 M p PN M e In 4 In 5 M e PUN M p (to PN) to other PN s to other PUN s ΠΡΟΣΟΧΗ: Εξαιρετική Ευαισθησία στον Θόρυβο!!!