HY121 Ηλεκτρικϊ Κυκλώματα

Μέγεθος: px

Εμφάνιση ξεκινά από τη σελίδα:

Download "HY121 Ηλεκτρικϊ Κυκλώματα"

Ἀπολλόδωρος Βαρουξής
6 χρόνια πριν
Προβολές:

1 HY Ηλεκτρικϊ Κυκλώματα Διδϊςκων: Χ. Σωτηρύου, Βοηθού: Ε. Βαςιλϊκησ, Δ. Πούλιοσ Περιεχόμενα Στατικζσ Πφλεσ CMOS και Μεγζκθ Τρανηίςτορ Λογικι Λόγου Αντίςταςθσ/Μεγεκών (NMOS) Διαφορικι Λογικι DCVSL Λογικι Τρανηίςτορ Διζλευςθσ Συμπλθρωματικι Λογικι Τρανηίςτορ Διζλευςθσ Δυναμικι Λογικι

2 Μοντϋλο Μεταβατικόσ Καθυςτϋρηςησ R eq C int NND Cint INV NOR 3 Καθυςτϋρηςη και Διανύςματα Ειςόδου Βάςθ τθσ δομισ τθσ πφλθσ, θ κακυςτζρθςθ είναι και ςυνάρτθςθ του διανφςματοσ ειςόδου: Μετάβαςθ 0 (ζξοδο) Αν και οι είςοδοι γίνουν 0: Cint Κακυςτζρθςθ είναι (0.69 /. ) Αν είςοδοσ γίνει 0: Κακυςτζρθςθ είναι (0.69. ) Μετάβαςθ 0 (ζξοδο) Και οι είςοδοι γίνονται : Κακυςτζρθςθ είναι ( ) 4

3 Voltage [V] Καθυςτϋρηςη και Διανύςματα Ειςόδου time [ps] == 0 =, = 0 = 0, = Input Data Pattern Delay (psec) ==0 67 =, =0 64 = 0, = 6 == 0 45 =, = 0 80 = 0, = 8 NMOS = 0.5 m/0.5 m PMOS = 0.75 m/0.5 m = 00 f Μεγϋθη Τρανζύςτορ 4 4 C int Cint 6 3

Μεγϋθη Τρανζύςτορ 4 3 C 8 8 6 6 D 4 6 OUT = D + ( + C) D C 7 Αριθμόσ Ειςόδων (an-in) και Καθυςτϋρηςη C D C D C 3 C

4 Μεγϋθη Τρανζύςτορ 4 3 C D 4 6 OUT = D + ( + C) D C 7 Αριθμόσ Ειςόδων (an-in) και Καθυςτϋρηςη C D C D C 3 C C t phl Μοντζλο Elmore: 0.69RN ( C C 3C3 Η κακυςτζρθςθ αυξάνεται δραματικά ωσ προσ τον αρικμό των ειςόδων 4C L ) 8 4

5 t p (psec) t p (psec) Σχϋςη fan-in και Καθυςτϋρηςησ t phl t p ηεηραγωνική ζτέζη Πύλες με fan-in μεγαλύηερο από 4 πρέπει να αποθεύγονηαι 50 tt pl plη H fan-in linear 9 Σχϋςη fan-out και Καθυςτϋρηςησ t p NOR t p NND t p INV Η κλίζη ανηιζηοιτεί ζηην οδηγηηική ικανόηηηα, δηλ. μέγεθος, ηης πύλης

6 NND 4 Ειςόδων - Κϊτοψη Vdd In In In 4 In 4 W/L = 9λ/λ In 3 W/L = 3λ/λ GND In In In 4 In 4 GND In In In3 In4 NND 4 Ειςόδων - Κϊτοψη Vdd In In In 4 In 4 W/L = 9λ/λ In 3 D W/L = 3λ/λ GND In In In 4 PS ( πλεσρές) S (μέτρι ηην μέζη) In 4 GND In In In3 In4 6

7 Λογικό Λόγου Αντύςταςησ/Μεγεθών (Ratioed) Resistive Load R L Depletion Load V T < 0 PMOS Load In In PDN In In PDN In In PDN (a) resistive load (b) depletion load NMOS (c) pseudo-nmos αντίςταςθ NMOS με κανάλι Ψεφδο-NMOS Η λογικθ λόγου μεγειών (ratioed) αποςκοπεί ςτην μείωςη των Goal: to reduce the number τρανζίςτορ, of devices χωρητικότητασ over complementary CMOS 3 Λογικό Λόγου Αντύςταςησ/Μεγεθών (Ratioed) - Αντύςταςη Resistive Load R L Ν τρανηίςτορ + V OH = Vdd N transistors + Load V OL = R PDN /(R PDN + R L ) V OH = Διαιρετισ Τάςθσ In In PDN V OL = R PN R PN + R Αςφμμετρθ καμπφλθ L μεταβίβαςθσ ssymetrical response Vo/Vi Στατικι κατανάλωςθ Static power consumption Όταν Vo = Vss t pl = 0.69 R L tplh = 0.69 RLCL 4 7

8 V out [V] Λογικό Λόγου Αντύςταςησ/Μεγεθών (Ratioed) - Τρανζύςτορ Depletion Load V T < 0 PMOS Load In In PDN In In PDN depletion load NMOS pseudo-nmos 5 Καμπύλεσ Μετϊβαςησ Ψευδό-NMOS W/L p = W/L p = 0.5 W/L p = 0.5 W/L p = 0.5 W/L p = V in [V] 6 8

9 Διαφορικό Λογικό DCVSL M M PDN PDN Differential Cascode Voltage Switch Logic (DCVSL) 7 Παρϊδειγμα DCVSL XOR-NXOR gate 8 9

10 V oltage [V] Παρϊδειγμα DCVSL Μεταβατικό Ανϊλυςη ,, Time [ns] 9 Λογικό Τρανζύςτορ Διϋλευςησ (Pass) Inputs Switch Network τρανηίςτορ ςε διατάξεισ διακοπτών μεταςχθματίηουν ειςόδουσ ςε εξόδουσ N transistors χωρίσ ςυνδζςεισ No ςε static Vdd, Vss consumption Μόνο Ν αντί Ν τρανηίςτορ για βαςικζσ πφλεσ Μθδενικι Στατικι Κατανάλωςθ! 0 0

11 Voltage [V] Παρϊδειγμα:ND με τρανζύςτορ διϋλευςησ 0 = Πτώςη τϊςησ διϋλευςησ NMOS και χειριςμόσ In x 0.5 m/0.5 m.5 m/0.5 m 0.5 m/0.5 m x In Time [ns]

12 Πτώςη τϊςησ διϋλευςησ NMOS και χειριςμόσ C =.5V C =.5 V =.5 V =.5 V M M n M Η πτώςθ τάςθσ ςτον κόμβο V ςυνεπάγεται μεγαλφτερο ςτατικό ρεφμα ςτθν επόμενθ πφλθ Το PMOS δεν ζχει ποτζ Vgs = 0, κλείνει από το Vsd = 0 Επιπλζον, το Vtn του τρανηίςτορ διζλευςθσ είναι μεγαλφτερο από το Vtp (φαινόμενο ςώματοσ) 3 Τεχνικϋσ Σχεδύαςησ με Τρανζύςτορ Διϋλευςησ - Ανόρθωςη Επιπϋδου (Level Restorer) Ανορθωτής Τάσης (Level Restorer) M r M M n X M Πλεονζκτθμα: Vx φτάνει το Vdd Μειονεκτιματα: (α) μεγαλφτερθ χωρθτικότθτα ςτο Vx, (β) Μζγεκοσ Μr ςθμαντικόσ παράγοντασ 4

Voltage [V] Μϋγεθοσ Τρανζύςτορ Ανόρθωςησ 3.0.0.0 W/L r =.75/0.5 W/L r =.50/0.5 W/L r =.0/0.5 W/L r =.5/0.5 0.

13 Voltage [V] Μϋγεθοσ Τρανζύςτορ Ανόρθωςησ W/L r =.75/0.5 W/L r =.50/0.5 W/L r =.0/0.5 W/L r =.5/ Time [ps] Πάνω όριο ςτο μζγεκοσ του τρανηίςτορ ανόρκωςθσ Τα τρανηίςτορ διζλευςθσ μπορεί να είναι ςε ςειρά κακζλκυςθ ακόμα πιο δφςκολθ 5 Συμπληρωματικό Λογικό Τρανζύςτορ Διϋλευςησ (Complementary PT Logic) Pass-Transistor Network (a) Inverse Pass-Transistor Network = =+ = Ý (b) = =+ = Ý ND/NND OR/NOR EXOR/NEXOR 6 3

14 Τεχνικϋσ Σχεδύαςησ με Τρανζύςτορ Διϋλευςησ 3 Πύλη Μεταβύβαςησ (Transmission Gate) C C C =.5 V C =.5 V C = 0 V 7 Αντύςταςη Πύλησ Μεταβύβαςησ 30.5 V Rn Resistance, ohms V 0 V V out V out, V 8 4

15 Παρϊδειγμα: Πολυπλϋκτησ ςε λογικό Μεταβύβαςησ S S S VDD M S M S GND In S S In 9 Παρϊδειγμα: Πύλη XOR ςε λογικό Μεταβύβαςησ 0 M Vdd M M3/M4 Vss 30 5

Σχετικά έγγραφα

Μικροηλεκτρονική - VLSI

ΕΛΛΗΝΙΚΗ ΔΗΜΟΚΡΑΤΙΑ Ανώτατο Εκπαιδευτικό Ίδρυμα Πειραιά Τεχνολογικού Τομέα Μικροηλεκτρονική - VLSI Ενότητα 6.2: Συνδυαστική Λογική - Σύνθετες Πύλες Κυριάκης - Μπιτζάρος Ευστάθιος Τμήμα Ηλεκτρονικών Μηχανικών