CMOS INTEGRATE CIRCUIT ESIGN TECHNIQUES Uiversity of Ioaia MOS Trasistor ad CMOS Iverter ept. of Computer Sciece ad Egieerig Survey o CMOS igital Circuits Y. Tsiatouhas CMOS Itegrated Circuit esig Techiques Overview 1. MOS trasistor. Chael modulatio 3. Threshold voltage 4. Velocity saturatio 5. CMOS iverter VLSI Techology & Computer Architecture Lab 6. Noise margis 7. CMOS techology scalig 1
MOS Trasistor MOS Trasistor & CMOS Iverter 3 MOS FET (MOS Trasistor) p Isulator S G + L + Gate S Source V GS >V 0 V t t G Source (S) L + + V S 0 Gat e Substrate Bulk W p rai () + + V t threshold voltage V t > 0 p Substrate Bulk Chael MOS Trasistor & CMOS Iverter 4
MOS Trasistor Operatio (Ι) S G V GS >V t V0 S < 0 V S << + + I p MOS Trasistor & CMOS Iverter 5 MOS Trasistor Operatio (ΙΙ) I V GS V t +4V Cut off V GS V t +3V V GS V t +V V GS V t +1V V GS V t V S 100 00 (mv) Liear Regio MOS Trasistor & CMOS Iverter 6 3
MOS Trasistor Operatio (ΙΙΙ) S G V GS 0 >V t V GS S V 0 t > V S >>0 + + p Liear regio: V S V GS V t MOS Trasistor & CMOS Iverter 7 MOS Trasistor Operatio (ΙV) S G V GS >V t V S >>> V GS V GS V t V t + + V GS V t p Pich Off Saturatio: V S >V GS V t MOS Trasistor & CMOS Iverter 8 4
MOS I V S Characteristic Liear (Resistive) Regio The chael resistace is icreased ad this affects the curret growth rate I V t V S < V GS V Saturatio Regio V S > V GS V t Curret saturatio. A icrease of V S will almost ot affect the curret I. V GS >V t Liear behavior V Ssat V GS V t V S MOS Trasistor & CMOS Iverter 9 MOS Trasistor Curret Equatios p W + L + k με W t L ox Curret gai factor I 0 V GS V t < 0 Cut off regio k (V GS V t )V S V S 0 < V S < V GS V t Liear regio k ( V V ) GS t 0 < V GS V t < V S Saturatio regio MOS Trasistor & CMOS Iverter 10 5
MOS I V S Characteristic Liear Regio I V Ssat V GS V t V GS V t +4V GS t Saturatio Regio V S > V GS V t V GS V t +3V I G 0 I V GS V t +V V GS V t +1V V GS I S I V S i K VSsat Cut off Regio V GS V t V S MOS Trasistor & CMOS Iverter 11 MOS I V GS Saturatio Characteristic I Saturatio V S V GS V t I k ( V V ) GS t Threshold Voltage V t V GS MOS Trasistor & CMOS Iverter 1 6
The chael legth (L) I epedecies The drai curret (o curret) depeds o: The chael width (W) The threshold voltage (V t ) The gate oxide thickess (t ox ) The gate oxide permittivity (ε) The electro/hole mobility (μ) MOS Trasistor & CMOS Iverter 13 pmos Trasistor Isulator S G p + L p + S Gate Source V GS V <V0 tp G Source (S) L p + p + V S 0 Gate Substrate Bulk W rai () V tp threshold voltage p + p + Substrate Bulk V tp < 0 Chael MOS Trasistor & CMOS Iverter 14 7
pmos Trasistor Operatio (Ι) S G V GS <V tp V<<V S S 0< 0 p + p + I MOS Trasistor & CMOS Iverter 15 pmos Trasistor Operatio (ΙΙ) S G V GS <V tp V GS S V 0 tp < V S <<0 p + p + Liear regio: 0 > V S > V GS V tp MOS Trasistor & CMOS Iverter 16 8
pmos Trasistor Operatio (ΙII II) V GS <V tp G S V S <<< V GS V GS V tp V tp p + p + Saturatio: V S <V GS V tp < 0 Pich Off MOS Trasistor & CMOS Iverter 17 pmos Trasistor Curret Equatios W p + L p + k p μpε t ox W L Curret gai factor I 0 V GS V tp > 0 Cut off regio kp (V GS V tp )V S V S 0 > V S > V GS V tp Liear regio k p ( V V ) GS tp 0 >V GS V tp > V S Saturatio regio MOS Trasistor & CMOS Iverter 18 9
pmos I V S Characteristic V S V GS V tp V GS V tp 1V V GS V tp V V GS V tp 3V V GS V tp 4V Cut off Regio I K VSsat Saturatio Regio V S < V GS V tp Liear (Resistive) Regio V tp <0 V Ssat V GS V tp I MOS Trasistor & CMOS Iverter 19 Liear ad Saturatio Regios Voltage V Voltage V Saturatio V S V S V tp Liear V G V G V tp V S +V t V S Liear V t Gd Saturatio MOS pmos MOS Trasistor & CMOS Iverter 0 10
I Liear Regio Saturatio ti Regio Trascoductace V GS4 V GS3 Liear Regio The chael resistace (trasistor ourput resistace) is give by: di dv S V 0 S k(v GS V ) R t C 1 k(v V ) GS t Cut off Regio V GS V GS1 V GS0 V S The trascoductace (g m ) represets the relatio betwee I ad V GS ad it is defied as follows: di gm k VS dv GS V σταθ. S Saturatio The MOS trasistor operates like a curret source sice the curret I is almost idepedet of the voltage V S. The trascoductace is provided by: g k(v V ) m GS t MOS Trasistor & CMOS Iverter 1 Additioal MOS Trasistor epedecies The equatios ad curves preseted earlier are approximatios of the MOS trasistor t operatio. A more dtild detailed aalysis must cosider the followig pheomea: thechael legth modulatio (διαμόρφωση μήκους καναλιού ) thebody effect (φαινόμενο σώματος ) ad other V t depedecies thevelocityy saturatio (κορεσμός ρ μ ς ταχύτητας ς) ) MOS Trasistor & CMOS Iverter 11
Chael Legth Modulatio Saturatio: L chael source V S(κορ) ΔL drai I Liear Saturatio V S Ι (κορ) V GS Cut off Early Voltage V A 1/λ A / Icreasig the V S by ΔV S above V S(κορ) [V S V S(κορ) +ΔV S ] the chael legth L is decreased by ΔL. Sice Ι is coversely proportioal of the chael legth, Ι is icreased. Cosequetly, i saturatio stads that: k I ( VGS Vt ) (1 + λvs) V S MOS Trasistor & CMOS Iverter 3 Threshold Voltage Η τάση κατωφλίου είναι η τάση για την οποία το ρεύμα I γίνεται πολύ μικρό, πρακτικά σε κάποιες εφαρμογές αμελητέο. Γενικά η τάση κατωφλίου εξαρτάται από: το υλικό της πύλης το υλικό του μονωτή της πύλης το πάχος του μονωτή την συγκέντρωση των προσμείξεων του καναλιού και την τάση μεταξύ πηγής και υποστρώματος (V SB ) Ειδικά για συγκεκριμένο υλικό πύλης η τάση κατωφλίου δίδεται από τη σχέση: tox V V ± γ ( )φ + V φ με γ qεsin Συντελεστής t t0 ( F SB F ) ε ox όπου V t0 ητάσηκατωφλίουγιαv SB 0, φ F το δυναμικό Fermi ( 0.3V) ενώ t ox, ε ox το πάχος και η διηλεκτρική σταθερά του μονωτή,qτο φορτίο του ηλεκτρονίου, ε Si η διηλεκτρική σταθερά του πυριτίου και Ν η πυκνότητα συγκέντρωσης των προσμείξεων στο υπόστρωμα. Το σημείο +/ αναφέρεταισεmos / pmos τρανζίστορ αντίστοιχα. Φαινομένου Σώματος MOS Trasistor & CMOS Iverter 4 1
The Body Effect p + + p + + + M V SB 0 M 1 V SB1 0 V t > V t1 V t V (V) T 0.9 0.85 0.8 0.75 0.7 0.65 0.6 0.55 0.5 0.45 0.4 -.5 - -1.5-1 -0.5 0 V (V) BS V BS The icremet of V SB results i the icremet of the chael depletio regio which chages the trasistor geometry so that the substrate turs to act as a secod gate ad thus the threshold voltage is icreased. MOS Trasistor & CMOS Iverter 5 Threshold Voltage epedecies V t V t of a log chael trasistor V t V t for low V S Threshold voltage as a fuctio of the chael legth for low V S L V S rai iduced barrier lowerig (IBL) for low L MOS Trasistor & CMOS Iverter 6 13
Velocity Saturatio All I V equatios above apply uder the assumptio that the carriers velocity υ i a trasistor is proportioal to the electric field E, which meas that the carriers mobility μ is stable. However, the velocity υ p/ is saturated whe the electric field reaches a critical level E c c, due to the scatterig of the carriers i the chael. I short chael L trasistors ad uder the velocity saturatio ifluece, the curret is saturated earlier ad at a lower value tha the expected, accordig to the followig equatio: m/s υ velocity stable mobility (slopeμ) Ε c electric field υ sat 10 5 υ με Ε V/μm stable velocity I k (VGS Liear regio curret V t V S 1 1 + (VS /E L) MOS Trasistor & CMOS Iverter 7 )V S Velocity saturatio impact c Velocity Saturatio Impact (I) I VGS V V SAT < V GS V t log chael trasistor Ι SAT) Ι SAT(vs) < I SAT Ι SAT(vs) short chael trasistor VSAT V GS V t The W/L ratio ad the V GS of the two trasistors are the same i both cases V SAT E L c V S 4 x 10 (A).5 I short chael trasistor 1.5 1 0.5 V GS.5 V V GS.0 V V GS 1.5 V V GS 1.0 V Liear ep pedece 0 0 0.5 1 1.5.5 V S (V) MOS Trasistor & CMOS Iverter 8 14
Velocity Saturatio Impact (ΙI) 6 x 10-4.5 x 10-4 I (A) 5 4 3 quadratic depedece I (A) 1.5 1 liear depedece 1 0 0 0.5 1 1.5.5 V GS (V) Log chael trasistor 0.5 quadratic depedece 0 0 0.5 1 1.5.5 V GS (V) Short chael trasistor Στα μικρού μήκους καναλιού τρανζίστορ η ταχύτητα των κινούμενων φορέων τείνει να κορεστεί νωρίς με την αύξηση του ηλεκτρικού πεδίου. Ως αποτέλεσμα αυξάνοντας το V S το I φτάνει στον κόρο νωρίτερα από την τιμή (V GS V t ) και το I έχει γραμμική εξάρτηση από το V GS. MOS Trasistor & CMOS Iverter 9 Velocity Saturatio Impact (III) I (A) 6 x 10 4 V GS.5 V 5 4 3 1 Τρίοδος V S V GS V t Κόρος V GS.0 V V GS 1.5 V V GS 1.0 V 0 0 0.5 1 1.5.5 V S (V) Log chael trasistor Quadratic depedece fro om V GS I (A) 4.5 x 10 V GS.5 V 1.5 1 0.5 V GS.0 V V GS 1.5 V V GS 1.0 V 0 0 0.5 1 1.5.5 V S (V) Short chael trasistor Liear depedece from V GS The W/L ratio of the two trasistors is the same i both cases. MOS Trasistor & CMOS Iverter 30 15
Αγωγιμότητα Υποκατωφλίου I (A) I off 10 - Liear regio 10-4 10-6 10-8 10-10 10-1 Expoetial regio V t Quadratic regio 0 0.5 1 1.5.5 V GS (V) I off VGS Vt kt /q S I e 1 e VS kt /q (1 + λv S I S και εμπειρικές παράμετροι, με 1 Χαρακτηριστικός παράγοντας η εξασθένηση του ρεύματος I σε σχέση με τη V GS. Παράγοντας κλίσης (slope factor): kt S l(10) q ΜετράπόσοπρέπειναμειωθείηV GS για να μειωθεί το I κατά 10. Για 1.5 ο ρυθμός μείωσης είναι: S90mV/decade MOS Trasistor & CMOS Iverter 31 ) Άλλα Φαινόμενα Μεταβολή Κινητικότητας Η κινητικότητα (μ) των φορέων (ηλεκτρόνια/οπές) μειώνεται με την αύξηση της συγκέντρωσης των προσμείξεων και της θερμοκρασίας. Διόδευση Fowler Nordheim Για λεπτά οξείδια πύλης μπορεί να υπάρξει ροή ρεύματος μέσα από το οξείδιο το οποίο έχει το ρόλο μονωτή. Το ρεύμα αυτό οφείλεται σε κβαντομηχανικά φαινόμενα διόδευσης (καναλισμού) των ηλεκτρονίων και είναι ανάλογο της επιφάνειας της πύλης. Θερμά Ηλεκτρόνια Το ηλεκτρικό πεδίο της υποδοχής αυξάνεται μειώνοντας το μήκος του καναλιού (L) με ενδεχόμενο τα ηλεκτρόνια να αποκτήσουν αρκετή ενέργεια (θερμά ηλεκτρόνια) ώστε να κινηθούν προς την υποδοχή. Διάτρηση Υποστρώματος Για μικρά μήκη καναλιού (L) και όταν η τάση της υποδοχής είναι υψηλή η περιοχή της αραίωσης γύρω από την υποδοχή μπορεί να επεκταθεί προς την πηγή με αποτέλεσμα την ροή ρεύματος μεταξύ υποδοχής πηγής ανεξαρτήτως της τάσης στην πύλη. Δεν επιφέρει μόνιμη καταστροφή του τρανζίστορ. Διάτρηση Μονωτή Πύλης Για μεγάλες τιμές τάσης μεταξύ πύλης πηγήςομονωτήςτηςπύληςμπορείναδιατρηθείοδηγώντας σε μόνιμη καταστροφή του τρανζίστορ. MOS Trasistor & CMOS Iverter 3 16
CMOS Iverter MOS Trasistor & CMOS Iverter 33 Iput Output Characteristic Curve (I) Iput Output (Static) Characteristic Curve [V out f(v i )] V out I I p A B / C V i V out E Gd 0 V t / +V tp V i MOS Trasistor & CMOS Iverter 34 17
Iput Output Characteristic Curve (II) V out At the Cregio both A trasistors are i saturatio B V +V tp ad behave as curret sources. pmos Liear V i V tp / V i V t 0 MOS Cut Cut off C pmos Saturatio MOS Saturatio MOS Liear pmos Cut Cut off V t / +V tp E There is a iput voltage level for which it stads V i V out ad it is called trasitio threshold (κατώφλι μετάβασης)v Μ of the logic gate. At this voltage the whole system is ot stable. V tp <0 V i (At the figure beside, give that k p k the trasitio threshold is equal to /). MOS Trasistor & CMOS Iverter 35 V out V Μ 0 A The Trasitio Threshold B C MOS saturatio +V tp pmos Saturatio V t V Μ +V tp V i E k At the Cregio both trasistors are i saturatio. I additio, both trasistor currets are equal ad for V i V M it stads: k p (VM Vt) (VM V Vtp ) k (VM V V tp) kp (VM Vt) μp/ ε W kp/ t L ox I case that a specific trasitio threshold V M is required, the the appropriate trasistor width ratio is give by the ext equatio: W μ p (V W μ p M V Vtp) (VM Vt) L L p MOS Trasistor & CMOS Iverter 36 18
k /k p Effect o the Iput Output Curve V out k (VM V Vtp) 1 k k p (V V M Vt) V VM 0.1 kp V t V tp / k k k p 10 k 1 k k p k p/ / μ p/ t ox ε W L 0 V t / +V tp V i MOS Trasistor & CMOS Iverter 37 Noise Margis Output Logic 1 Tolerace V OHmi NM H Iput Logic 1 Tolerace Iput Swig V IHmi Noise Margis Output Swig NM H V OHmi V IHmi NM L V ILmax V OLmax V ILmax Output Logic 0 Tolerace V OLmax Gd NM L Iput Logic 0 Tolerace MOS Trasistor & CMOS Iverter 38 19
Noise Margis (II) dvout 1 dvi V out V OH V M dv dv out i g V IH V IL (V OH V g OL ) V OL 0 V IL V M V IH V i MOS Trasistor & CMOS Iverter 39 Noise Margis (III) dv dv out i ( V ) {( ) ( ) ( ) } 1/ i Vtp + Vi Vtp Vi V / Vtp V k / k p Vi V tp 1 V i VIL V OH dvout 1 dv i V IL 3V k / k p 1 3 V 8 tp + 5V t V out V M NM L V IL VOL 0 V OL 0 V IL V M V IH V i MOS Trasistor & CMOS Iverter 40 0
Noise Margis (IV) V OH dvout B 1 dv i V IH 5V 5 Vtp + 3V 8 t k / k p 1 V out V M NM H V V IH VOH V V OL 0 V IL V M V IH V i NM H 3V + 5 V 8 tp 3V t k / k p 1 MOS Trasistor & CMOS Iverter 41 Noise Margis (V) Noise Margis NM H NM L Cosiderig that: V t V tp 1 3 4 5 6 7 8 k /k p MOS Trasistor & CMOS Iverter 4 1
The CMOS Iverter V i V out Gd + p + p + well + + p substrate p + MOS Trasistor & CMOS Iverter 43 Latch Up V i V out Gd + p + p + + + p + p pp p MOS Trasistor & CMOS Iverter 44
CMOS Techology Scalig MOS Trasistor & CMOS Iverter 45 Διακύμανση Κατασκευαστικών Παραμέτρων Οι κατασκευαστικές παράμετροι ενός τρανζίστορ παρουσιάζουν διακυμάνσεις στις τιμές τους από δισκίο (wafer) σε δισκίο ή ακόμη και μέσα στο ίδιο το ολοκληρωμένο. Οι διακυμάνσεις αυτές είναι σχεδόν τυχαίες και μη σχετιζόμενες μεταξύ τους και οφείλονται σε: Διακυμάνσεις του πάχους του οξειδίου, του βάθους της περιοχής διάχυσης, της συγκέντρωσης των προσμίξεων κ.α., με αποτέλεσμα την απόκλιση των αναμενόμενων τιμών αντιστάσεων ή της τάσης κατωφλίου. Διακυμάνσεις σε γεωμετρικά χαρακτηριστικά όπως ο λόγος W/L, ή το πλάτος των γραμμών μετάλλου διασύνδεσης. Οι διακυμάνσεις της κατασκευαστικής διαδικασίας οδηγούν σε αποκλίσεις (θετικές ή αρνητικές) της αναμενόμενης απόκρισης των κυκλωμάτων. Προς βοήθεια των σχεδιαστών, στην πρόβλεψη αυτών των αποκλίσεων, οι κατασκευαστές ΟΚ παρέχουν επιπρόσθετα γρήγορα και αργά μοντέλα των κυκλωματικών στοιχείων (τρανζίστορ) που αντιστοιχούν σε διακυμάνσεις των παραμέτρων τους κατά ± 3σ. MOS Trasistor & CMOS Iverter 46 3
Process Variatios MOS Trasistor & CMOS Iverter 47 MOS Trasistor Size Scalig /α t ox /α p + p + L/α W/α Χ/α αn Parameter Scalig Factor Electric Field: 1 epletio Layer: 1/α Parasitic Capacitace: 1/α Gate elay: 1/α C Power issipatio: 1/α yamic Power issipatio: 1/α Parameter Scalig Factor Power Speed Product: 1/α 3 Gate Area: 1/α Power esity: 1 Curret esity: α Trascoductace: 1 MOS Trasistor & CMOS Iverter 48 4
Yield #of _good_chips _o_wafer Y totall _ umber _of _chips Seed Model: Y e A A >> & Y<30% Murphy Model: 1 e Y A A A << & Y>30% where: Α die area defect desity (defects/cm ) MOS Trasistor & CMOS Iverter 49 Bibliography igital Itegrated Circuits, J. Rabaey, A. Chadrakasa ad B. Nikolic, Pretice Hall, 003. CMOS VLSI esig: A Circuits ad Systems Perspective, N. Weste ad. Harris Addiso Wesley, 010. MOS Trasistor & CMOS Iverter 50 5