ELECTRONICĂ DIGITALĂ

E-mail URL ELECTRONICĂ DIGITALĂ Dan NICULA Universitatea TRANSILVANIA din Braşov Departamentul de Electronicăşi Calculatoare www.dannicula.ro/ed dan.nicula@unitbv.ro www.dannicula.ro 1 Capitole 0. Introducere în lumea digitală I. Suportul logic al Electronicii Digitale (ED) II. Proiectarea Circuitelor Logice Combinaționale (CLC) III. Proiectarea Circuitelor Logice Secvențiale (CLS) IV. Proiectarea Circuitelor Integrate Digitale (CID) 2 (C) 2013 Dan NICULA 1

II. Proiectarea Circuitelor Logice Combinaționale Definiția şi structura CLC Reprezentarea circuitelor combinaționale Tabele de adevăr Forme canonice/standard Diagrame V-K. Minimizarea funcțiilor logice Analiza CLC Porți logice Hazard combinațional Sinteza CLC CLC particulare Codificator/decodificator Multiplexor/demultiplexor Sumator/scăzator Comparator Memoria ROM Dispozitive programabile ALU/Multiplicator Aplicații cu CLC 3 2.1 Definiția şi structura CLC Definiție Structură Diagrame temporale CLC ( X, Y, f ) f : X Y Intrări CLC Ieşiri 4 (C) 2013 Dan NICULA 2

2.2 Reprezentarea circuitelor combinaționale Tabele de adevăr Descrierea tabelului de adevăr pentru un CLC cu n intrări şi m ieşiri Număr de rânduri 2 n Număr de coloane n + m Realizați tabelul de adevăr al unui circuit de ridicare la pătrat a numerelor pozitive reprezentate pe 2 biți. Demonstrați identitatea folosind tabele de adevăr: A B A B 5 2.2 Reprezentarea circuitelor combinaționale Forme canonice/standard Minterm: funcții ŞI cu toate variabilele, negate sau nenegate SOP n 2 1 i 0 d i m i Maxterm: funcții SAU cu toate variabilele, negate sau nenegate POS n 2 1 i 0 ( d i + M i ) 6 (C) 2013 Dan NICULA 3

Forme canonice/standard Indexul minterm/maxterm reprezintă corespondentul binar al paternului de intrare Variabilele de intrare se vor menține în aceleaşi poziții Relații cu mintermi/maxtermi M n i i 2 1 i 0 m m m m i j i m 0 M 1 n i i 2 1 i 0 M + M M i i j 1 0 7 Forme canonice/standard Determinați formele canonice SOP şi POS pentru funcția descrisă prin tabelul de adevăr: Determinați tabelul de adevăr asociat funcților descrise prin formele canonice: F( X, Y, Z) G( X, Y, Z) (0,1,4,5,6,7) (0,2,5,6,7) 8 (C) 2013 Dan NICULA 4

Forme canonice/standard A B C A B C A B C A B C A B C Implementați funcția direct şi după simplificare: F( A, B, C) Σm(1,4,5,6,7) F A B C F 9 Întrebări? Exemplul anterior a demonstrat: Formele standard diferă în complexitate Se poate utiliza algebra Booleană pentru reducerea expresiilor logice Ecuațiile simple determină implementări simple (costuri reduse de arie, viteze mai mari ale circuitelor) Întrebări: Cum se poate obține expresia minimă a unei funcții? Există o formă minimă? Este unică? Există un algoritm care garantează ajungerea la o expresie minimă? 10 (C) 2013 Dan NICULA 5

2.2 Reprezentarea circuitelor combinaționale Diagrame Veitch-Karnaugh 2, 3, 4, 5, 6 variabile Minimizarea funcțiilor logice eseu De ce este necesară minimizarea funcțiilor? Definiții: Implicant prim termen produs asociat unei suprafețe având toate câmpurile cu valoarea 1. Implicant prim esențial termen produs care acoperă în mod unic un câmp cu valoarea 1 şi este obligatoriu să fie prezent în expresia minimă a funcției. Reguli Se acoperă toate câmpurile cu 1 cu cel puțin o suprafață Suprafețele sunt dreptunghiulare cu laturi de dimensiuni puteri ale lui 2 Suprafața de 1 câmp va genera un minterm în expresia minimă. La fiecare dublare a suprafeței, din implicantul prim dispare o variabilă de intrare. Câmpurile având valoarea 1 se vor acoperi cu un număr minim de suprafețe, având dimensiune maximă. 11 Minimizarea funcțiilor cu diagrame V-K 3 variabile F(X, Y, Z) Σ(0,1,2,4,6,7) G(X, Y, Z) Σ(1,2,3,5,7) 12 (C) 2013 Dan NICULA 6

Minimizarea funcțiilor cu diagrame V-K 4 variabile W Y 0 1 3 2 5 6 4 7 12 13 15 14 8 9 11 10 Z X 13 Minimizarea funcțiilor cu diagrame V-K 4 variabile F(X, Y, Z, G(X, Y, Z, W) Σ(0,2,4,5,6,7,8,10,13,15) W) Σ(3,4,5,7,9,13,14,15) 14 (C) 2013 Dan NICULA 7

Minimizarea funcțiilor logice Minimizarea funcțiilor incomplet definite (don t care) Câmpurile nedefinite se vor considera a avea valoare 0 sau 1 astfel încât suprafețele definite să fie cât mai mari şi cât mai puține Nu se vor defini suprafețe conținând doar câmpuri nedefinite. F1 ( W, X, Y, Z) (2,3,6,7,8,9,12,13) + md(0,4,15) F ( W, X, Y, Z) (0,3,4,5,6,7,11,12,13,14,15) + md(2,8,9) Minimizarea funcțiilor cu ieşiri multiple Funcțiile vor fi minimizate global, definind un număr maxim de suprafețe comune mai multor ieşiri. 2 F ( W, X, Y, Z) 3 F ( W, X, Y, Z) 0 F ( W, X, Y, Z) 1 F ( W, X, Y, Z) 2 (0,2,5,7,8,10,13) + (4,6,7,10,14,15) (2,4,6,7,9,11,12,15) (3,7,8,10,12,14,15) md (1,9,11) 15 2.3 Analiza CLC Deduceți funcția logică şi tabelul de adevăr asociate circuitului logic combinațional. 16 (C) 2013 Dan NICULA 8

2.4 Sinteza CLC Algoritm Pornind de la specificații, se determină numărul de intrări şi numărul de ieşiri. Se asociază câte un nume fiecărui port. Se deduce tabela de adevăr care determină relația dintre intrări şi ieşiri. Se construieşte diagrama V-K şi se minimizează funcțiile logice. Se desenează circuitul asociat expresiei logice. Se verifică circuitul realizat. Orice CLC poate fi implementat cu porți NAND, pe două nivele logice. 17 2.4 Sinteza CLC Implementați funcția pe două nivele logice apoi pe mai multe nivele logice. Determinați întârzierea prin circuit considerând ca timpul de propagare al fiecărei porți este tp. Care circuit este mai rapid? Care circuit necesită porți cu fan-in mai mic? F( A, B, C, D) A B C + A D 18 (C) 2013 Dan NICULA 9

2.4 Sinteza CLC» Obțineți forma minimă SOP pentru setul de funcții, considerându-le independent apoi ca ieşiri multiple. F ( A, B, C) 1 F ( A, B, C) 2 (0,1,7) (0,1,3,7) 19 Hazard combinațional Stări logice inexplicabile prin algebra Booleană. Pentru a explica apariția stărilor de hazard, trebuie considerate aspectele reale ale porților logice (întârzieri datorate propagării semnalelor). Stările de hazard nu apar obligatoriu în circuite. 20 (C) 2013 Dan NICULA 10

Hazard combinațional static Cauza: existența mai multor căi de propagare între intrare şi ieşire, cu timpi de propagare diferiți Efect: apariția unor glitch-uri pe ieşire (inexplicabile prin logica Booleeană). 21 Hazard static: depistare Circuit Diagrama V-K Expresie logică F( A, B, C) A C + B C F(1,1, C) 1 C + 1 C C + C 1 22 (C) 2013 Dan NICULA 11

Hazard static: remedii Circuit Diagrama V-K Expresie logică F( A, B, C) A C + B C + A B F(1,1, C) 1 C + 1 C + 1 1 C + C + 1 1 Demo 23 Hazard combinațional dinamic Cauza: existența unor circuite logice cu mai multe nivele de porți logice cascadate. Efect: apariția unor glitch-uri pe ieşire la comutarea acesteia din 0 în1 sau 1 în 0. 24 (C) 2013 Dan NICULA 12

Parametrii porților logice Fan-in număr de intrări disponibile pentru o poartă. Fan-out numărul maxim de porți de acelaşi tip posibil de comandat de ieşirea unei porți. Nivele logice LOL (Levels Of Logic): numărul de porți logice prin care se propagă semnalul de la intrare la ieşire. Margine de zgomot amplitudinea maximă a tensiunii de zgomot ce se poate suprapune peste semnal fără a-i modifica valoarea logică. Cost pentru o poartă măsură a contribuției porții la costul total al circuitului integrat. Timp de propagare Timpul necesar pentru propagarea unui schimbări a valorii semnalului între intrare şi ieşire. Putere disipată Puterea consumată de la sursa de alimentare de către o poartă. 27 Timp de propagare Timpul necesar pentru propagarea unei schimbări a valorii semnalului între intrare şi ieşire Timpul de propagare se măsoară la 50% între nivelele de tensiune asociate stărilor H şi L. Timpii de propagare pot fi diferiți t PHL < t PLH Tranzițiile HLşi LH sunt definite în raport cu ieşirea (nu cu intrarea). 28 (C) 2013 Dan NICULA 14

Fan-out Fan-out se defineşte pentru o încărcare standard (poartă de acelaşi tip) Timp de tranziție timpul de comutare a ieşirii din H în L, t HL, sau din L în H, t LH Fan-out este numărul maxim de porți posibil de comandat de către o poartă fără a se depăşi timpul maxim de tranziție. 31 Fan-out şi întârzierea Fan-out-ul unei porți afectează timpul de propagare prin poartă Exemplu: t pd pentru o poartă NAND cu 4 intrări: t pd 0.07 + 0.021 x Pc [ns] Pc numărul de porți de acelaşi tip comandate 32 (C) 2013 Dan NICULA 16

Costul porții logice Costul unei porți este proporțional cu suprafața pe chip ocupată de poartă. Suprafața porții este aproximativ proporțională cu numărul şi dimensiunea tranzistoarelorşi cu numărul de interconexiuni. Ignorând conductoarele, suprafața porții este aproximativ proporțională cu numărul de intrări. Deci: numărul de intrări este o mărime destul de precisă pentru costul porții. Compromis suprafață - viteză 33 (C) 2013 Dan NICULA 17