Πρόβληµα 4. gital Itegrated Circuits, d editio, J. M. abaey, A. Chadrakasa, B. Nikolic You are desigig a clock distributio etwork i which it is critical to miimize skew betwee local clocks (CLK, CLK, ad CLK3). You have extracted the C etwork of Figure 0., which models the routig arasitics of your clock lie. Iitially, you otice that the ath to CLK3 is shorter tha to CLK or CLK. I order to comesate for this imbalace, you isert a trasmissio gate i the ath of CLK3 to elimiate the skew. a. Write exressios for the time-costats associated with odes CLK, CLK ad CLK3. Assume the trasmissio gate ca be modeled as a resistace 3. b. If = = 4 = 5 = ad C = C = C3 = C4 = C5 = C, what value of 3 is required to balace the delays to CLK, CLK, ad CLK3? c. For = 750Ω ad C = 00fF, what (W/L) s are required i the trasmissio gate to elimiate skew? Determie the value of the roagatio delay. d. Simulate the etwork usig SPICE, ad comare the obtaied results with the maually obtaied umbers. Figure 0. C clock-distributio etwork.
Ερώηµα (a) Το ερώηµα (a) µας ζηάει να υπολογίσουµε ις time costats παίρνονας σαν έξοδο ο CLK, CLK και CLK3. Από ην elmore delay formula υπολογίζουµε αρχικά ις επιµέρους ανισάσεις. Ση συνέχεια γράφουµε η σαθερά χρόνου για κάθε µια από ις εξόδους. Για ο CLK = i = + i = i3 = + + i4 4 = + i5 N = C = C + C + C + C + C k ik i i 3 i3 4 i4 5 i5 k= ( ) ( ) ( ) = C + C + + C + C + + + C + 3 4 4 5 Για ο CLK = i = + i = i3 = + i4 = + + i5 5 N = C = C + C + C + C + C k ik i i 3 i3 4 i4 5 i5 k= ( ) ( ) ( ) = C + C + + C + C + + C + + 3 4 5 5 Για ο CLK3 = i = i = + i3 3 = i4 = i5 N = C = C + C + C + C + C k ik i i 3 i3 4 i4 5 i5 k= ( ) = C + C + C + + C + C 3 3 4 5
Ερώηµα (b) Κάνονας ις ανικαασάσεις έχουµε: Για ο CLK: = C+ C+ C+ 3C+ C= 9C Για ο CLK: = C+ C+ C+ C+ 3C = 9C Για ο CLK3: = C+ C+ C+ C3 + C+ C= 5C+ C3 Για να έχουµε ισορροπία θα πρέπει α να είναι ίσα για CLK, CLK και CLK3. Εποµένως: 9C= 5C+ C 4C= C = 4 3 3 3 Η ανίσαση 3 θα πρέπει να είναι εραπλάσια ων υπολοίπων ανισάσεων. Ερώηµα (c) Η trasmissio gate µπορεί να µονελοποιηθεί από δυο ανισάσεις παράλληλες µεαξύ ους. Αυές θα είναι η q και η q. e e 3 V 7 3 V 7 λv λv DD DD DD DD 4 9 4 9 e I q eq DSAT IDSAT eq = = = 3 7 3 7 eq+ V eq DD VDD λvdd + λvdd 4 I DSAT 9 4 IDSAT 9 λ 0 3 IDSATI DSAT 3 IDSAT+ IDSAT = VDD = VDD 4 4 IDSATI DSAT I DSAT + I DSAT W V IDSAT = k VDD VT VDSAT L µε ( ) DSAT εποµένως έχουµε W V DSAT W V DSAT k ( VDD VT) VDSAT + k ( VDD VT) VDSAT I L L DSAT+ IDSAT = IDSATI DSAT W V V DSAT W DSAT k ( VDD VT) VDSAT k ( VDD VT) VDSAT L L 3
Θεωρούµε κάποιες υπικές ιµές όπως, 6 6 k = 5 0 A/ V, k = 30 0 A/ V, V =0.43V,V = 0.4V,V =0.63V,V = V Άρα µε V =.5V έχουµε DD T T DSAT DSAT 7.5 + 43.5 I + I L L = IDSATI DSAT 3 5.53 0 L L DSAT DSAT Έσι έχουµε W 7.5 + 43.5 7.5 + 43.5 3 IDSAT+ I DSAT 3 L L L L eq = VDD = VDD = 339 4 IDSATI DSAT 4 3 W W 5.53 0 L L L L 7.5 + 43.5 7.5 / + 43.5 L L L L 3 0 = 339 8.85= L L L e q= 3KΩ ( W / L) =.5 3 L 8.85.5= 7.5 / + 43.5 = 4. L W L L και αφού ( W L) ( W L) / =.5 / = 6.3 Για ο roagatio delay έχουµε: t = 0,69 5C+ C3 = 0,69 5C+ 4C = 0,69 9C= 6, 00 ff 750Ω ( ) ( ) t = 93,5 s 0, 9s 4
Ερώηµα (d) Σο sice χρησιµοποιούµε ο κύκλωµα όπως φαίνεαι σο σχήµα, όπου σε όλα α σοιχεία έχουµε δώσει ις ιµές ου προβλήµαος. Σχήµα. Το κύκλωµα σο sice Σο σχήµα βλέπουµε ην απόκριση ου κυκλώµαος έχονας βάλει σαν σηµεία προσοχής α CLK, CLK, CLK και CLK3 όπως φαίνοναι σο σχήµα. Παραηρούµε όι όνως α σήµαα CLK, CLK και CLK3 έχουν ακριβώς ην ίδια απόκριση µεαξύ ους, παρεκκλίνονας βέβαια από ο αρχικό CLK. Σο σχήµα 3 βλέπουµε µόνο ην απόκριση για ο σήµα CLK3. Σην παρένθεση βλέπουµε αριθµούς, ο πρώος ανισοιχεί σε χρόνο και ο δεύερος σε άση. Μεράµε ο roagatio delay, και έχουµε t = t50% t0% =.30s 0.83s=.047s Το σφάλµα µεαξύ αυού που υπολογίσαµε θεωρηικά και αυού που βρήκαµε από ην εξοµοίωση είναι ης άξης ου %. 5
Σχήµα 6
Σχήµα 3 7