Ακολουθιακά κυκλώματα: Μανδαλωτές και Flip-Flop
|
|
- Χριστόφορος Δραγούμης
- 7 χρόνια πριν
- Προβολές:
Transcript
1 Ακολουθιακά κυκλώματα: Μανδαλωτές και Flip-Flop
2 Δομή της διάλεξης Εισαγωγή στην ακολουθιακή λογική Ομανδαλωτής SR Latch JK Flip-Flop D Flip-Flop Timing Definitions Latch vs Flip-Flop Ασκήσεις 2
3 Ακολουθιακά κυκλώματα: Μανδαλωτές και Flip-Flop Εισαγωγή στην ακολουθιακή λογική 3
4 Εισαγωγή στην ακολουθιακή λογική Είδη λογικών κυκλωμάτων Συνδυαστικά Η έξοδός τους καθορίζεται μόνο από την παρούσα τιμή της εισόδου. Δεν έχουν μνήμη Ακολουθιακά Η έξοδός τους καθορίζεται όχι μόνο από την παρούσα τιμή της εισόδου αλλά και από προηγούμενες τιμές της. Τα κυκλώματα αυτά έχουν μνήμη. Απαιτούν ρολόι για τη λειτουργία τους 4
5 Εισαγωγή στην ακολουθιακή λογική Μοντέλο ακολουθιακού κυκλώματος (κατάσταση=μνήμη) Είσοδοι Συνδυαστική Λογική Έξοδοι Τρέχουσα κατάσταση Καταχωρητές κατάστασης Επόμενη κατάσταση 5 Ρολόι
6 Εισαγωγή στην ακολουθιακή λογική Μηχανισμοί μνήμης (αποθήκευσης) Στατική αποθήκευση Η κατάσταση διατηρείται όσο υπάρχει τροφοδοσία Έχουν θετική ανάδραση (αναγέννηση) με εσωτερική σύνδεση της εξόδου με την είσοδο Δυναμική αποθήκευση Η κατάσταση αποθηκεύεται σε παρασιτικούς πυκνωτές Η κατάσταση διατηρείται για μικρή χρονική διάρκεια (milliseconds) Απαιτείται περιοδική ανανέωση Συνήθως απλούστερη μεγαλύτερη ταχύτητα και μικρότερη κατανάλωση 6
7 Ακολουθιακά κυκλώματα: Μανδαλωτές και Flip-Flop Ομανδαλωτής 7
8 ΟΜανδαλωτής Το βασικό στοιχείο στατικής μνήμης (latch από εδώ και μπρος)-σχήμα (α) Με ανοιχτό βρόχο ανάδρασης => Σχήμα (b) => αντιστοιχεί στην γαλάζια κυματομορφή του Σχ.(c) Η «μαύρου χρώματος» κυματομορφή του Σχ.(c) δίδεται από την σχέση υw = υz και αντιστοιχεί στο κλείσιμο του βρόχου ανάδρασης ορίζοντας τρία πιθανά σημεία λειτουργίας: A,B, C 8
9 Ο Μανδαλωτής- Επεξήγηση λειτουργίας Μόνο τα δύο σημεία Α, C, είναι σταθερά σημεία λειτουργίας- το κύκλωμα. μπορεί να μείνει στην κατάσταση αυτή επ άπειρο εφόσον δεν υπάρχει εξωτερικός σκανδαλισμός Tο σημείοβ=ασταθές -αν το κύκλωμα βρεθεί στο σημείο B, ο παραμικρός θόρυβος, ανάλογα με το πρόσημό του, ενισχύεται και αναγεννιέται γύρω από τον βρόχο του κυκλώματος αναγκάζοντας το σημείο λειτουργίας να ολισθήσει στο A ή C Στα Α, C η διαδικασία αυτής ολίσθησης σταματά εφόσον το κέρδος βρόχου<<1 (σχεδόν μηδέν) και οποιαδήποτε τάση μετακίνησης μειώνεται σημαντικά Για να αλλάξει κατάσταση από Α σε C (και αντίστροφα) πρέπει να τα καταστήσουμε (τα Α, C) προσωρινά ασταθή- εφαρμογή αντίστοιχου παλμού τάσης (θετικού για Α C) - αύξηση του κέρδους τάσης (βρόχου)>1 (και οι δύο αντιστροφείς για μικρό χρονικό διάστημα =ΟΝ) μετάβαση σε σημείο Β αλλαγή κατάστασης (από Α σε C και αντίστροφα Πρέπει διάρκεια παλμού> χρόνο καθυστέρησης διάδοσης του κυκλώματος (>χρόνου καθυστέρησης των δύο αντιστροφέων) Για να είναι μόνο τα A, C σταθερά σημεία λειτουργίας πρέπει το κέρδος στη μεταβατική περιοχή να είναι μεγαλύτερο από 1. Το B είναι ένα ασταθές σημείο λειτουργίας 9
10 ΟΜανδαλωτής (Εναλλακτικός τρόπος επεξήγησης) V i1 V o1 =V i2 V o2 V o1 V i2 = V o1 V i1 V o2 V i2 = V o1 A C B 10 V i1 = V o2
11 ΟΜανδαλωτής (Εναλλακτικός τρόπος επεξήγησης) V i1 V o1 V i2 V o2 cascaded inverters V i2 = V o1 A B C 11 V i1 = V o2
12 ΟΜανδαλωτής- Ανακεφαλαίωση Ομανδαλωτής είναιδισταθές κύκλωμα δύο συμπληρωματικών εξόδων Έχει 2 σταθερές καταστάσεις Στοιχείο μνήμης που αποθηκεύει ένα δυαδικό ψηφίο Η εξωτερική διέγερση καθορίζει την κατάσταση στην οποία θα βρεθεί ο μανδαλωτής Χρειάζεται συνεπώς μηχανισμός σκανδαλισμού ώστε να αλλάζει κατάσταση ο μανδαλωτής Ο μανδαλωτής μαζί με το κύκλωμα σκανδαλισμού σχηματίζει ένα flip-flop 12
13 Latches vs Flip-Flops Μανδαλωτές (Latches) level sensitive κυκλώματα τα οποία οδηγούν τις εισόδους στην έξοδο (ακολουθούν την είσοδο) όταν το ρολόι είναι high (ή low) - transparent mode Η είσοδος που δειγματοληπτείται στην κατερχόμενη (ανερχόμενη) παρυφή του ρολογιού διατηρείται σταθερή όσο το ρολόι είναι low (ή high) - hold mode Flip-Flops (edge-triggered) edge sensitive κυκλώματα που δειγματοληπτούν τις εισόδους σε μια μετάβαση του ρολογιού positive edge-triggered: 0 1 negative edge-triggered: 1 0 Υλοποιούνται χρησιμοποιώντας latches (π.χ., master-slave flip-flops) 13
14 Ακολουθιακά κυκλώματα: Μανδαλωτές και Flip-Flop SR Latch 14
15 SR Latch με NOR πύλες ΗχρήσηNOR δύο εισόδων παρέχει τον τρόπο σκανδαλισμού του latch μέσω των εισόδων S, R Για S=R=1 Q Q 0, οι έξοδοι δεν είναι συμπληρωματικές για αυτό και δεν χρησιμοποιείται αυτός ο συνδυασμός των S, R Active High είσοδοι (δηλαδή χρειάζεται λογικό high στην αντίστοιχη είσοδο S,R για να γίνει η επιθυμητή ενέργεια Set, Reset) R S Q n+1! Q n Q n!q n Memory Set Reset Not allowed 15
16 SR Latch Θεωρητική συμπεριφορά Πλήρες διάγραμμα καταστάσεων Περιλαμβάνει και τις 4 πιθανές καταστάσεις (συνδυασμούς των εξόδων) Δείχνει σε ποια νέα κατάσταση πηγαίνουμε όταν έρθει ένας από τους 4 συνδυασμούς εισόδων, από οποιαδήποτε αρχική κατάσταση Να γιατί η είσοδος SR=11 είναι μη επιτρεπτή στο SR flip-flop με NOR πύλες 16 SR=00 SR=01 Q Q' 0 1 SR=01 SR=01 SR=11 Πιθανές ταλαντώσεις μεταξύ των καταστάσεων 00 και 11 SR=00 SR=10 SR=01 SR=11 Q Q' 0 0 Q Q' 1 1 SR=10 SR=00 SR=11 SR=11 Q Q' 1 0 SR=10 SR=00 SR=10
17 SR Latch Παρατηρούμενη συμπεριφορά Η κατάσταση QQ'=11 πρακτικά δεν παρατηρείται Η κατάσταση QQ'=00 είναι ασταθής και ως εκ τούτου ανεπιθύμητη Ένα από τα R, S συνήθως αλλάζει πρώτο Άρα είναι ασαφές αν θα επιστρέψει στην κατάσταση 01 ή 10 Μη ντετερμινιστική μετάβαση SR=00 SR=01 Q Q' 0 1 SR=01 SR=10 SR=01 SR=11 SR=10 Q Q' 1 0 SR=00 SR=10 17 SR=00 SR=11 Q Q' 0 0 SR=11 SR=00
18 SR Latch Παράδειγμα λειτουργίας Reset Hold Set Reset Set Race R S Q \Q 18
19 SR Latch με NAND πύλες Για S=R=0 Q Q 1, οι έξοδοι δεν είναι συμπληρωματικές για αυτό και δεν χρησιμοποιείται αυτός ο συνδυασμός των S,R Active Low είσοδοι (στο σύμβολο υποδεικνύεται από τα κυκλάκια μπροστά από τις εισόδους S, R) S R Q n+1! Q n Q n!q n Memory Set Reset Not allowed 19
20 SR Latch Υλοποιήσεις (1) 20
21 SR Latch Υλοποιήσεις (2) 21 Σε αυτή την υλοποίηση αν είναι R=S=1, και τα δύο τρανζίστορ R, S θα άγουν ρεύμα
22 SR Latch Υλοποιήσεις (3) 22
23 SR Latch Υλοποιήσεις (4) 23 CMOS υλοποίηση ενός clocked SR flip-flop Το clock signal δηλώνεται ως Το σχετικό τμήμα του κυκλώματος για τον καθορισμό των ελάχιστων W/L λόγων των Q5, Q6 ώστε να εξασφαλίζεται η δυνατότητα μεταγωγής
24 SR Latch Υλοποιήσεις (5) Μια απλούστερη CMOS υλοποίηση του clocked SR flip-flop. Αυτό το κύκλωμα είναι δημοφιλές ως το βασικό κελί στη σχεδίαση στατικών random-access memory (SRAM) chips 24
25 Ακολουθιακά κυκλώματα: Μανδαλωτές και Flip-Flop JK Flip-Flop 25
26 JK Latch Περιγραφή J = clocked-set είσοδος, K=clocked-reset είσοδος Active High λογική Χρήση ρολογιού, οι αλλαγές περνούν μόνο για Clock=high Για Clock=low ηέξοδοςδιατηρείται(είναι αποθηκευμένη) Λύνει το πρόβλημα της απροσδιοριστίας στην έξοδο που παρατηρείται στο SR latch για S=R=0 (NAND υλοποίηση) Για J=K=1 προκαλείται ταλάντωση στην τιμή της εξόδου Με τη χρήση της ανάδρασης και ανάλογα με την κατάσταση του latch (την έξοδό του) ενεργοποιείται, λόγω της NAND στην είσοδο, μόνο μία από τις δύο εισόδους κάθε φορά Για J, K βραχυκυκλωμένα μετατρέπεται σε T Flip-Flop (Toggle) 26
27 Race (around) Problem in JK Flip Flops t loop t D Q t 1 Q Signal can race around during = 1 Η έξοδος ταλαντώνει μεταξύ 0 και 1 όσο το clock=high Μπορεί να αποφευχθεί μόνον εάν το εύρος του παλμού του φ< tloop (propagation delay του loop) 27
28 JK Flip-Flop Επιθυμητή λειτουργία Στο JK latch όσο χρόνο το clock είναι high, αν οι είσοδοι αλλάζουν, θα αλλάζει και η έξοδος σύμφωνα με τον πίνακα αληθείας του latch Όχι επιθυμητή λειτουργία! Σε ένα flip-flop θέλουμε η έξοδος ιδανικά να αλλάζει μόνο μετά από μία παρυφή του ρολογιού, την κατερχόμενη ή την ανερχόμενη Το θέλουμε να είναι edge-triggered στοιχείο Γι αυτό εισαγάγουμε την αρχιτεκτονική Master-Slave Παρατήρηση: Στη βιβλιογραφία μερικοί συγγραφείς ένα τέτοιο edge-triggered στοιχείο το ονομάζουν register (καταχωρητή) 28
29 Master-Slave JK Flip-Flop Λειτουργία Το master ενεργοποιείται με το ρολόι, ενώ το slave με το συμπλήρωμα του ρολογιού Μπορεί να έχει περισσότερες από μία εισόδους (εδώ φαίνονται τρεις) Στο σύμβολο φαίνονται και δύο ασύγχρονες είσοδοι (δεν εξαρτώνται από το ρολόι) που χρησιμοποιούνται για το ασύγχρονο preset (SD) και reset (RD) του flip-flop. Είναι active low, δηλαδή αν γίνει low η εκάστοτε ασύγχρονη είσοδος επιτελείται η λειτουργία που υπονοεί το όνομά της Λειτουργία: Clock high: το master latch είναι σε transparent mode (οι είσοδοί του επηρεάζουν την έξοδό του) ενώ το slave σε hold mode (το συμπλήρωμα του ρολογιού είναι low οπότε δεν αλλάζει η κατάστασή του) Clock low: το master latch είναι σε hold mode ενώ το slave σε transparent mode 29
30 Master-Slave JK Flip-Flop Λειτουργία Με την αρχιτεκτονική Master-Slave επιτυγχάνεται η επιθυμητή συμπεριφορά: Όταν το ρολόι είναι high, το slave latch είναι παγωμένο οπότε δεν παρατηρείται αλλαγή στις εξόδους παρόλο που οι είσοδοι μπορεί να αλλάζουν (και να επηρεάζουν τις εξόδους του master latch) Όταν το ρολόι είναι low, το master latch είναι παγωμένο οπότε οι είσοδοι J, K δεν έχουν καμία επίδραση και η έξοδος μένει πάλι σταθερή (το slave latch δυνητικά μπορεί να αλλάζει αλλά τροφοδοτείται με τις παγωμένες εξόδους του master latch, οπότε τελικά δεν παρατηρείται καμία αλλαγή) Συμπέρασμα: Ηέξοδος αλλάζει μόνο κατά τη μετάβαση high to low του ρολογιού και άρα με την αρχιτεκτονική Master-Slave μετατρέψαμε δύο levelsensitive latches σε flip-flop με συμπεριφορά edgetriggered 30
31 Ones catching πρόβλημα Έστω ότι το slave είναι σε κατάσταση reset, και το clock είναι high Λόγω της ανάδρασης και της NAND εισόδου, η J είσοδος ενεργοποιείται και η K απενεργοποιείται Οποιοδήποτε spike ή glitch (που μπορεί να προέρχεται από το κύκλωμα που οδηγεί τις εισόδους J, K) στην J είσοδο θα αναγκάσει το master latch να είναι σε κατάσταση set Πλέον είναι αδύνατο να έρθει σε κατάσταση reset το latch αυτό, διότι η K είσοδος είναι απενεργοποιημένη Η J είσοδος έπιασε ένα 1 που ακολούθως θα μεταφερθεί στο slave όταν το clock πέφτει Η ανάδραση και οι NAND εισόδου που λύνουν το πρόβλημα της απροσδιοριστίας του SR latch, δημιουργούν το πρόβλημα ones catching στο master slave JK FF Λύσεις: Το ρολόι μένει στο high όσο λιγότερο γίνεται (μη εφαρμόσιμη λύση) Χρήση (αμιγώς) JK edge-triggered 31
32 Βασική αρχή της Edge-Triggered Τεχνικής Η λογική της edge-triggered προσέγγισης έγκειται στο να επιτραπεί η αλλαγή κατάστασης του f-f μόνο σε ανιούσα ή κατιούσα παρυφή του ρολογιού glitches ή οποιεσδήποτε αλλαγές σε οποιοδήποτε άλλο χρονικό σημείο μπλοκάρονται Αυτό γενικώς επιτυγχάνεται εξασφαλίζοντας ότι οι N1 παλμοί (δεδομένων) που In X εμφανίζονται στα S, R άκρα του latch είναι όσο δυνατόν πιο μικρής διαρκείας και συμβαίνουν σύγχρονα με ανιούσα ή κατιούσα παρυφή του ρολογιού Αυτό εξασφαλίζει και το παραπλεύρως κύκλωμα N2 Out In X Out = Mono-Stable Multi-Vibrator t plh 32
33 JK Edge-Triggered Flip-Flop Όταν το ρολόι είναι high, οι J, K είσοδοι δεν φτάνουν στο S, R latch γιατί εμποδίζονται από το δεύτερο επίπεδο πυλών NAND Όταν το ρολόι είναι low, οι J, K είσοδοι ήδη εμποδίζονται από το πρώτο επίπεδο πυλών NAND Άρα η έξοδος πλέον δεν είναι level sensitive ΗέξοδοςτουFF μεταβάλλεται καθώς το ρολόι έρχεται σε low κατάσταση, και η κατάσταση εξόδου οφείλεται στην κατάσταση των J, K εισόδων λίγο πριν (χρόνος setup) την κατερχόμενη παρυφή του ρολογιού Στην κατερχόμενη παρυφή του ρολογιού θα εμφανιστεί ένας στενός παλμός είτε στην S είτε στην R είσοδο, ανάλογα με τις τιμές των J, K και θα επηρεάσουν την έξοδο του latch Αμέσως μετά (όταν δηλ. CK=low ) οι έξοδοι των δύο πρώτων NAND gates ανέρχονται στο 1 και μετατρέπονται στην είσοδο του 2 ου ζεύγους NAND πυλών στο 0 οδηγώντας έτσι τις εισόδους του SR latch σε 1, 1 και συνεπώς δεν μπορεί έπειτα από αυτή την χρονική στιγμή να αλλάξουν οι έξοδοι Q, Q. Το κύκλωμα συγχωρεί οποιαδήποτε spikes στις εισόδους J, K πριναπότο χρόνο setup Το σύμβολο > στο ρολόι υποδηλώνει edge-triggered 33 λειτουργία, και το κυκλάκι negative edge-triggered
34 Timing Definitions Χρόνοι σχετικοί με edge-triggered στοιχεία t setup : χρόνος για τον οποίο η είσοδος πρέπει να έχει σταθεροποιηθεί (να είναι έγκυρη) πριν από την παρυφή του ρολογιού t hold : χρόνος για τον οποίο η είσοδος πρέπει παραμείνει σταθερή έγκυρη μετά την παρυφή του ρολογιού t C-Q : worst case καθυστέρηση μετάδοσης (με αναφορά στην παρυφή του ρολογιού) απαραίτητος χρόνος για να αντιγραφεί η είσοδος D στην έξοδο Q CLK t su t hold t D Q D DATA STABLE t Clk t C-Q 34 Q OUTPUT STABLE t
35 Άλλα είδη Flip-Flops T J K Q Q D J K Q Q T Q D Q Q Q Toggle Flip-Flop Delay Flip-Flop 35 J= K βραχυκυκλωμένα σε τροφοδοσία. ΗέξοδοςQ αλλάζει κατάσταση με κάθε clock -ταλαντώνει δηλ. συνεχώς μεταξύ 0 και 1 Το D F-F όπως υπονοεί το όνομά του σε κάθε clock απλώς μεταφέρει στην έξοδό του την πληροφορία που βλέπει στη ν είσοδό του
36 Ακολουθιακά κυκλώματα: Μανδαλωτές και Flip-Flop D Flip-Flop 36
37 D Flip-Flop Ευρεία χρήση σε ψηφιακά κυκλώματα και συστήματα υλοποίηση καταχωρητών Ο αντιστροφέας στην είσοδο D εξασφαλίζει ότι οι S, R είσοδοι προς το latch θα είναι πάντα συμπληρωματικές Η Q έξοδος απλώς ακολουθεί την D είσοδο (προσωρινή αποθήκευση δεδομένων) Η συγκεκριμένη υλοποίηση είναι positive edge-triggered Υπάρχει και level sensitive (transparent) δηλαδή latch Άσκηση: κάνετε τις απαραίτητες τροποποιήσεις στο JK latch ώστε να το μετατρέψετε σε ένα transparent D latch 37
38 D latch Λειτουργία Για ρολόι C=1 Ηπύλημετάδοσης1 είναι on και η 2 είναι off Σπάει η ανάδραση Η κατάσταση της εισόδου D μεταφέρεται μέσω του ζεύγους αντιστροφέων στις εξόδους. Η Q ακολουθεί τη D (transparent) Για ρολόι C=0 Ηπύλημετάδοσης1 είναι off και η 2 είναι on Κλείνει ο βρόχος ανάδρασης Η είσοδος D απενεργοποιείται Η κατάσταση του ζεύγους αντιστροφέων μανδαλώνεται, παγώνει, διαμέσου της πύλης μετάδοσης 2 Λόγω της πύλης μεταφοράς είναι κατάλληλο για CMOS τεχνολογία Level-Sensitive Κύκλωμα: Το κύκλωμα είναι σε transparent mode για όσο χρόνο C=1 -ή είσοδός του εμφανίζεται κατ ευθείαν στην έξοδο του κατά την διάρκεια αυτού του χρονικού διαστήματος με μία χρονική καθυστέρηση που ισούται με την καθυστέρηση διάδοσης μέσω των δύο αντιστροφέων 38
39 Master-Slave D Flip-Flop Μετατρέπεται σε edge-triggered λόγω master-slave Για ρολόι C=1 TG 1,4 είναι on και 2,3 είναι off (ισοδύναμο a) Το δεύτερο ζεύγος αντιστροφέων είναι μανδαλωτής και συγκρατεί την πληροφορία που τοποθετήθηκε προηγούμενα Για ρολόι C=0 39 TG 1,4 είναι off και 2,3 είναι on (ισοδύναμο b) Η είσοδος D απενεργοποιείται Ηπύλημετάδοσης2 μανδαλώνει την πληροφορία που υπήρχε στην είσοδο D ακριβώς πριν την αλλαγή κατάστασης του ρολογιού Κατά τη διάρκεια της μετάβασης του ρολογιού η κατάσταση της D διατηρείται προσωρινά στις κομβικές χωρητικότητες που αφορούν τους δύο πρώτους αντιστροφείς Ηπύλημετάδοσης3 μεταδίδει τα αποθηκευμένα δεδομένα στις εξόδους (ενημέρωση της εξόδου) Η Q έχει πλέον δεδομένα που ήταν αρχικά στην είσοδο D για C=1
40 Master-Slave D Flip-Flop- Πρόβλημα με overlapping clocks In A B D Τα επικαλυπτόμενα ρολόγια μπορούν να οδηγήσουν στα ακόλουθα προβλήματα, εάν λ.χ ταφκαιφ είναι ταυτοχρόνως high Η κατάσταση του κόμβου Α=ακαθόριστη δεδομένου ότι οδηγείται ταυτόχρονα από τα σήματα In και Β Overlapping Clocks Can Cause Race Conditions Το σήμα εισόδου In μπορεί να διαδοθεί μέσω των master και slave flip-flops και να καταστρέψουν την κατάσταση του F-F δημιουργώντας race conditions Undefined Signals 40 Τα επικαλυπτόμενα ρολόγια μπορεί να είναι το αποτέλεσμα της διαδικασίας clock generation (λ.χ λόγω της καθυστέρησης διάδοσης του αντιστροφέα εάν χρησιμοποιείται για την δημιουργία του φ εκ του φ) Εναλλακτικά η επικάλυψη θα μπορούσε να οφείλεται στα διαφορετικά propagation delays του clock routing network (clock skew)
41 Master-Slave D Flip-Flop 2 phase nonoverlapping clocks In D Τα προηγούμενα προβλήματα μπορoύν να αποφευχθούν με την χρήση 2 non overlapping clocks και επιλέγοντας την χρονική τους απόσταση t φ12 αρκετά μεγάλη ώστε να μην δημιουργείται επικάλυψη ακόμη και με την παρουσία clock routing delays. Κατά την διάρκεια του t φ12 τα master-slave FFs απομονώνονται, οι βρόχοι τους παραμένουν ανοικτοί και η είσοδος In είναι αποσυνδεδεμένη t 12 Οι καταστάσεις των FFs διατηρούνται με την βοήθεια των χωρητικοτήτων εισόδου των αντίστοιχων inverters=pseuodostatic latch To t φ12 δεν πρέπει να διαρκεί τόσο πολύ ώστε να οδηγεί σε απώλεια τηςκατάστασης των FFs λόγω leakage (ρευμάτων διαρροής (πρακτικά t φ12 <1 ή 2 msecs 41
42 2-phase dynamic flip-flop In D Input Sampled t φ12 42 Output Enable Πλήρως δυναμική προσέγγιση- απαραίτητο το refreshing περιοδικά Σημαντική μείωση πολυπλοκότητας (μόλις 6 transistors-χρήση του σε pipelined data paths και register files σε DSP και microprocessors) Μειονεκτήματα: Απαραίτητη η ύπαρξη 2μη επικαλυπτόμενων clocks ήκαι4 εάν χρησιμοποιούνται complementary transmission gates Για αποφυγή επικάλυψης σε όλο το chip,t φ12 = αρκετά μεγάλο επίπτωση στην απόδοσή του Η διανομή ενός ή και δύο ζευγών ρολογιών έτσι ώστε να είναι μη επικαλυπτόμενα σεένα μεγάλο die (chip) είναι δύσκολη υπόθεση
43 Master-Slave D Flip-Flop CMOS υλοποίηση του Master-Slave D Flip-Flop που περιλαμβάνει και ασύγχρονες εισόδους θέσης και επαναφοράς (υπερισχύουν του ρολογιού) CLK=0, TG1, TG4=ON &TG2, TG3=OFF, Master απομονώνεται από slave, βρόχος slave F-F κλείνει (το F-F διατηρεί την προηγούμενή του κατάσταση),βροχος master F-F παραμένει ανοικτός CLK=1, TG1, TG4=OFF &TG2, TG3=ON, βρόχος Master κλείνει και απομονώνεται από είσοδο D (κλειδώνει στην τιμή του D πριν ανιούσα παρυφή ρολογιού),βρόχος slave ανοίγει και έξοδοςπαίρνει τιμή εισόδου D από master Συνολικό 43 Συμπέρασμα: Έξοδος Q παίρνει την τιμή της εισόδου D που υπήρχε ακριβώς πριν την μετάβαση του clock (C) σε υψηλό επίπεδο (C=1)
44 Ακολουθιακά κυκλώματα: Μανδαλωτές και Flip-Flop Latch vs Flip-Flop 44
45 Latches vs Flip-Flops Μανδαλωτές (Latches) level sensitive κυκλώματαταοποίαοδηγούντιςεισόδουςστηνέξοδο (ακολουθούν την είσοδο) όταν το ρολόι είναι high (ή low) - transparent mode Η είσοδος που δειγματοληπτείται στην κατερχόμενη (ανερχόμενη) παρυφή του ρολογιού διατηρείται σταθερή όσο το ρολόι είναι low (ή high) - hold mode Flip-Flops (edge-triggered) edge sensitive κυκλώματα που δειγματοληπτούν τις εισόδους σε μια μετάβαση του ρολογιού positive edge-triggered: 0 1 negative edge-triggered: 1 0 Υλοποιούνται χρησιμοποιώντας latches (π.χ., master-slave flip-flops) 45
46 Latches vs Flip-Flops Ορισμοί Στη βιβλιογραφία υπάρχει σύγχυση με τους ορισμούς των στοιχείων latch, flip-flop και register Σε αυτή τη διάλεξη Ένας latch είναι level sensitive Ένας register (καταχωρητής) είναι edge-triggered Για το flip-flop διευκρινίζεται αν είναι edge-triggered ήόχι 46
47 Latches vs Flip-Flops Latch Register (positive edge-triggered) αποθηκεύει την είσοδο όταν το ρολόι είναι low αποθηκεύει την είσοδο στην ανερχόμενη παρυφή του ρολογιού D Q D Q Clk Clk Clk D Q Clk D Q 47
48 Latches vs Flip-Flops Παράδειγμα D Clk Q positive edge-triggered flip-flop D Clk D Q Qedge Clk transparent (level-sensitive) latch Qlatch Η συμπεριφορά διαφέρει όταν η είσοδος αλλάζει ενώ το ρολόι είναι high 48
49 Latches vs Flip-Flops Τύπος Πότε δειγματοληπτείται η είσοδος Πότε η έξοδος είναι έγκυρη Unclocked latch Πάντα Μετά από propagation delay από την αλλαγή της εισόδου Level-sensitive latch Clock high (T su /T h γύρω από την κατερχόμενη παρυφή του ρολογιού) Μετά από propagation delay από την αλλαγή της εισόδου ή παρυφή ρολογιού (όποιο έρθει αργότερα) Master-slave flip-flop Clock high (T su /T h γύρω από την κατερχόμενη παρυφή του ρολογιού) Μετά από propagation delay από την κατερχόμενη παρυφή του ρολογιού Negative edge-triggered flip-flop High-to-low μετάβαση του ρολογιού (T su /T h γύρω από την κατερχόμενη παρυφή του ρολογιού) Μετά από propagation delay από την κατερχόμενη παρυφή του ρολογιού 49
50 Ακολουθιακά κυκλώματα: Μανδαλωτές και Flip-Flop Ασκήσεις 50
51 Άσκηση 1 Εκφώνηση (προς λύση) Δύο αντιστροφείς CMOS που λειτουργούν με τροφοδοτικό 5V έχουν V IH και V IL 2.42 και 2.0 V αντίστοιχα και εξόδους 0.4 και 4.6 V αντίστοιχα. Οι αντιστροφείς είναι συνδεδεμένοι σε συνδεσμολογία μανδαλωτή. Προσεγγίζοντας την χαρακτηριστική μεταφοράς κάθε πύλης με μία ευθεία γραμμή μεταξύ των σημείων κατωφλίου, σχεδιάστε τη χαρακτηριστική μεταφοράς ανοιχτού βρόχου του μανδαλωτή. Ποιες είναι οι συντεταγμένες του σημείου Β; ΠοιοείναιτοκέρδοςβρόχουστοΒ; 51
52 Άσκηση 1-Σχήμα 52
53 Άσκηση 1-Λύση 53 Είναι προφανές ότι το κέρδος ανοικτού βρόχου και για τις δύο πύλες είναι 100
54 Άσκηση 2 Εκφώνηση Για το παρακάτω κύκλωμα του SR flip-flop η V DD =5V, V T =1V και K 1 =K 2 =K 3 =K 4 =K. Βρείτε τις τιμές των K 5 =K 6 έτσι ώστε το flip-flop να αλλάζει κατάσταση όταν εφαρμοστεί σήμα θέσης ή επαναφοράς ίσο με V DD /2. 54
55 Άσκηση 2 Λύση Επειδή Κ 1 =Κ 3 =Κ 2 =Κ 4 οι δύο αντιστροφείς του latch έχουν τάση κατωφλίου V DD /2=2.5V. Ας υποθέσουμε ότι η έξοδος Q είναι high (V DD ) και συνεπώς η άλλη έξοδος θα είναι low και ότι εφαρμόζεται high είσοδος στο R και low είσοδος σto S αντίστοιχα. Ας υποθέσουμε ότι είμαστε στο οριακό σημείο όπου πρόκειται να γίνει αναστροφή των εξόδων με Q= (V DD /2)+ και Q = 0 ακόμη Το Q 3 είναι σε αγωγή με τάση V GS =-5V (= 0 - V DD ). Το Q 5 πρέπει να ρυθμίσει την τάση στην έξοδο Q και να την τραβήξει κάτω από τα 2.5V ώστε το latch να αλλάξει κατάσταση. Για να γίνει αυτό θα πρέπει το ρεύμα που μπορεί να τραβήξει το Q5 να μπορεί να εξισώσει τουλάχιστον το ρεύμα που δίνει το Q3 στοοριακόαυτόσημείο(q= (V DD /2)+ ) έτσι ώστε να κατεβάσει το Q τουλάχιστον λίγο κάτω από V DD /2 ώστε να μπορεί να συντελεστεί η αναστροφή των εξόδων Για να συμβεί αυτό θα πρέπει συνεπώς τουλάχιστον I DS5 =I (για Q= V DS3 DD /2 και Q = 0) Tα Q5 (VGD= V DD -V DD /2 =2.5>VT=1), Q3 (VGD= 0 V DD /2 = -2.5<VT= -1), Q2 (VGD= V DD /2-0 =2.5>VT=1) => στην ωμική περιοχή, ενώ τα Q 1 (VGS=0-0=0), Q 6 (VGS= 0-0=0) στην αποκοπή και Q 55 4 (VGS= V DD /2 - V DD = - V DD /2 >VT=1) αρχίζει σιγά-σιγά και γίνεται ΟΝ
56 Άσκηση 2 Λύση Άρα: I DS3 = I DS5 => K5(2(V GS5 V T )V DS5 -V 2 DS5 ) = K3(2(V GS3 V T )V DS3 -V 2 DS3 => Κ5 (2(5-1) ) = Κ3 (2(5-1) )=> Κ5=Κ3=K κατ ελάχιστο. Ομοίως συνάγεται ότι Κ6=Κ4=K κατ ελάχιστο (εάν δηλ. υποτεθεί ότι εφαρμοζεται «1» στο S και «0» σto R αντίστοιχα και είμαστε στο σημείο με Q = (V DD /2)+ και Q=1 ακόμη) 56
57 Ασκηση 2.1- Εκφώνηση και Λύση 57
58 Ασκηση 2.1-Σχήμα 58
59 Άσκηση 2.1-Λύση Συνέχεια 59
60 Άσκηση 3 Εκφώνηση και Λύση A:Οι κυματομορφές Clk, J, K που φαίνονται στο σχήμα εφαρμόζονται στο JK masterslave flip-flop της διαφάνειας 29. Με το FF αρχικά σε επαναφορά (Reset), σχεδιάστε την κυματομορφή που προκύπτει στην έξοδο Q των master και slave latches. Q: To master latch έχει την δυνατότητα να αλλάξει την κατάστασή του όσο το Clk είναι high. Έτσι, το master latch θα αλλάξει κατάσταση, αν κατά την διάρκεια του Clk=high υπάρξει είσοδος στα J και Κ τέτοια ώστε αυτό να αποκτήσει διαφορετική κατάσταση από το slave. Η αλλαγήστοmaster latch θα συμβεί όσο το Clk=high. Η κατάσταση του master latch θα περάσει στο slave στην πίπτουσα παρυφή του Clk. Οι κυματομορφές του master και του slave latch δίδονται παρακάτω: 60
61 Άσκηση 4 Εκφώνηση Επαναλάβατε την προηγούμενη άσκηση για το JK edgetriggered flip-flop του παρακάτω σχήματος. Υποθέστε ότι το flip-flop είναι αρχικά σε τοποθέτηση (Set). 61
62 Άσκηση 4 Λύση Το συγκεκριμένο JK edge-triggered flip-flop δειγματοληπτεί την κατάσταση των J και K στην πίπτουσα παρυφή του Clk. Οι κυματομορφή της εξόδου δείχνεται παρακάτω: 62
63 Άσκηση Προόδου 2014 Για τις κυματομορφές των J, K εισόδων και ρολογιού (ClK) που δίδονται στο Συνημμένο Φύλλο 1 (Σχ.1.2) απεικονίσατε τις αντίστοιχες κυματομορφές εξόδων Q(JKL) και Q(edge) που θα μας έδιναν ένα JK Latch καθώς και ένα JK positive edge triggered Flip- Flop (δηλ. ακμοπυροδοτούμενο κατά ανιούσα παρυφή ρολογιού) αντίστοιχα. Επισημάνατε οποιαδήποτε περίοδο απροσδιοριστίας εντοπίσετε κατά την απεικόνιση των κυματομορφών. Υποθέσατε και στις δύο περιπτώσεις ότι αρχικά Q=0. Υποθέσατε επίσης ότι ο παλμός του ρολογιού είναι σαφώς μεγαλύτερος του χρόνου καθυστέρησης (propagation delay) του JK Latch. 63
64 Άσκηση Προόδου Λύση 64
65 Άσκηση 5 Εκφώνηση Για το D flip-flop της διαφάνειας 30 αριθμείστε τις πύλες 1 έως 6. (α) Με Clk=D=Low και S=R=High, προσδιορίστε την κατάσταση εξόδου της κάθε πύλης. Υποθέστε ότι αρχικά το flip-flop είναι σε τοποθέτηση. (β) Επαναλάβετε το (α) για CLK=High. 65
66 Άσκηση 5 Λύση (α) Εφόσον το Clk=D=Low οι πύλες G 2, G 3 και G 4 θα έχουν έξοδο 1. Η πύλη G 1 έχει και τις τρεις εισόδους της σε 1 και συνεπώς θα έχει έξοδο 0. To latch εξόδου έχει τις εισόδους του στο 1 και συνεπώς δεν αλλάζει κατάσταση, δηλαδή G 5 = 1 και G 6 = 0. 66
67 Άσκηση 5 Λύση (β) Εφόσον D= 0 ηέξοδοςτηςg 4 = 1. Eφ όσον το flip-flop είναι σε τοποθέτηση, οι είσοδοι της G 6 είναι όλες 1 και συνεπώς η έξοδος της G 3 = 1. ΓιανασυμβαίνειαυτόθαπρέπειηέξοδοςτηςG 2 να είναι 0 και τότε η έξοδος της G 1 θα είναι 1 και της G 5 θα είναι και αυτή 1. 67
68 Πανεπιστήμιο Πατρών, Πολυτεχνική Σχολή Τμήμα Ηλεκτρολόγων Μηχανικών & Τεχνολογίας Υπολογιστών Τομέας Ηλεκτρονικής & Υπολογιστών, Εργαστήριο Ηλεκτρονικών Εφαρμογών Η διάλεξη έγινε στο πλαίσιο του προγράμματος EΠΕΑΕΚ II από το μεταπτυχιακό φοιτητή Παπαμιχαήλ Μιχαήλ για το μάθημα Ψηφιακά Ολοκληρωμένα Κυκλώματα και Συστήματα Καθηγητής Κωνσταντίνος Ευσταθίου
Ακολουθιακά κυκλώματα: Μανδαλωτές και Flip-Flop. Διάλεξη 6
Ακολουθιακά κυκλώματα: Μανδαλωτές και Flip-Flop Διάλεξη 6 Δομή της διάλεξης Εισαγωγή στην ακολουθιακή λογική Ομανδαλωτής SR Latch JK Flip-Flop D Flip-Flop Timing Definitions Latch vs Flip-Flop Ασκήσεις
Διαβάστε περισσότεραΣχεδιασμός Ψηφιακών Συστημάτων
ΗΜΥ 2: Σχεδιασμό Ψηφιακών Συστημάτων, Χειμερινό Εξάμηνο 27 Νοε-7 ΗΜΥ-2: Σχεδιασμός Ψηφιακών Συστημάτων Χειμερινό Εξάμηνο 27 Ακολουθιακά Κυκλώματα: Μανδαλωτές (Latches) και Flip-Flops Flops Διδάσκουσα:
Διαβάστε περισσότεραK24 Ψηφιακά Ηλεκτρονικά 9: Flip-Flops
K24 Ψηφιακά Ηλεκτρονικά 9: TEI Πελοποννήσου Σχολή Τεχνολογικών Εφαρμογών Τμήμα Μηχανικών Πληροφορικής ΤΕ ΤΕΧΝΟΛΟΓΙΚΟ Περιεχόμενα 1 2 3 Γενικά Ύστερα από τη μελέτη συνδυαστικών ψηφιακών κυκλωμάτων, θα μελετήσουμε
Διαβάστε περισσότεραΑΣΚΗΣΗ 9. Tα Flip-Flop
ΑΣΚΗΣΗ 9 Tα Flip-Flop 9.1. ΣΚΟΠΟΣ Η κατανόηση της λειτουργίας των στοιχείων μνήμης των ψηφιακών κυκλωμάτων. Τα δομικά στοιχεία μνήμης είναι οι μανδαλωτές (latches) και τα Flip-Flop. 9.2. ΘΕΩΡΗΤΙΚΟ ΜΕΡΟΣ
Διαβάστε περισσότεραΑσύγχρονοι Απαριθμητές. Διάλεξη 7
Ασύγχρονοι Απαριθμητές Διάλεξη 7 Δομή της διάλεξης Εισαγωγή στους Απαριθμητές Ασύγχρονος Δυαδικός Απαριθμητής Ασύγχρονος Δεκαδικός Απαριθμητής Ασύγχρονος Δεκαδικός Απαριθμητής με Latch Ασκήσεις 2 Ασύγχρονοι
Διαβάστε περισσότεραΣχεδιασμός Ψηφιακών Συστημάτων
ΗΜΥ 2: Σχεδιασμό Ψηφιακών Συστημάτων, Χειμερινό Εξάμηνο 28 ΗΜΥ-2: Σχεδιασμός Ψηφιακών Συστημάτων Χειμερινό Εξάμηνο 28 Ακολουθιακά Κυκλώματα: Μανδαλωτές (Latches) και Flip-Flops Flops Διδάσκουσα: Μαρία
Διαβάστε περισσότεραΗΜΥ 210: Σχεδιασμό Ψηφιακών Συστημάτων, Χειμερινό Εξάμηνο 2008
ΗΜΥ-211: Εργαστήριο Σχεδιασμού Ψηφιακών Συστημάτων Χειμερινό Εξάμηνο 2009 Ακολουθιακά Κυκλώματα: Μανδαλωτές (Latches), Flip-FlopsFlops και Μετρητές Ριπής Μαρία Κ. Μιχαήλ Πανεπιστήμιο Κύπρου Τμήμα Ηλεκτρολόγων
Διαβάστε περισσότερα7.1 Θεωρητική εισαγωγή
ΨΗΦΙΑΚΑ ΚΥΚΛΩΜΑΤΑ - ΕΡΓΑΣΤΗΡΙΑΚΗ ΑΣΚΗΣΗ 7 ΑΚΟΛΟΥΘΙΑΚΑ ΚΥΚΛΩΜΑΤΑ ΜΑΝ ΑΛΩΤΕΣ FLIP FLOP Σκοπός: Η κατανόηση της λειτουργίας των βασικών ακολουθιακών κυκλωµάτων. Θα µελετηθούν συγκεκριµένα: ο µανδαλωτής (latch)
Διαβάστε περισσότεραΕνότητα ΑΡΧΕΣ ΑΚΟΛΟΥΘΙΑΚΗΣ ΛΟΓΙΚΗΣ LATCHES & FLIP-FLOPS
Ενότητα ΑΡΧΕΣ ΑΚΟΛΟΥΘΙΑΚΗΣ ΛΟΓΙΚΗΣ LATCHES & FLIP-FLOPS Γενικές Γραμμές Ακολουθιακή Λογική Μεταστάθεια S-R RLatch h( (active high h&l low) S-R Latch with Enable Latch Flip-Flop Ασύγχρονοι είσοδοι PRESET
Διαβάστε περισσότεραΑυγ-13 Ακολουθιακά Κυκλώματα: Μανδαλωτές και Flip-Flops. ΗΜΥ 210: Σχεδιασμό Ψηφιακών Συστημάτων, Χειμερινό Εξάμηνο 2009.
ΗΜΥ-20: Σχεδιασμός Ψηφιακών Συστημάτων Ακολουθιακά Κυκλώματα: Μανδαλωτές (Latches) και Flip-Flops Flops Διδάσκουσα: Μαρία Κ. Μιχαήλ Ακολουθιακά Κυκλώματα Συνδυαστική Λογική: Η τιμή σε μία έξοδο εξαρτάται
Διαβάστε περισσότεραΑκολουθιακά Κυκλώµατα. ΗΜΥ 210: Λογικός Σχεδιασµός, Εαρινό Εξάµηνο Ακολουθιακά Κυκλώµατα (συν.) Ακολουθιακή Λογική: Έννοια
ΗΜΥ 2: Λογικός Σχεδιασµός, Εαρινό Εξάµηνο 25 ΗΜΥ-2: Λογικός Σχεδιασµός Εαρινό Εξάµηνο 25 Κεφάλαιο 6-i: Ακολουθιακά Κυκλώµατα Μανδαλωτές (Latches) και Flip-Flops Ακολουθιακά Κυκλώµατα Συνδυαστική Λογική:
Διαβάστε περισσότεραΜνήμες RAM. Διάλεξη 12
Μνήμες RAM Διάλεξη 12 Δομή της διάλεξης Εισαγωγή Κύτταρα Στατικής Μνήμης Κύτταρα Δυναμικής Μνήμης Αισθητήριοι Ενισχυτές Αποκωδικοποιητές Διευθύνσεων Ασκήσεις 2 Μνήμες RAM Εισαγωγή 3 Μνήμες RAM RAM: μνήμη
Διαβάστε περισσότερα7 η διάλεξη Ακολουθιακά Κυκλώματα
7 η διάλεξη Ακολουθιακά Κυκλώματα 1 2 3 4 5 6 7 Παραπάνω βλέπουμε ακολουθιακό κύκλωμα σχεδιασμένο με μανταλωτές διαφορετικής φάσης. Παρατηρούμε ότι συνδυαστική λογική μπορεί να προστεθεί μεταξύ και των
Διαβάστε περισσότεραΑΣΚΗΣΗ 7 FLIP - FLOP
ΑΣΚΗΣΗ 7 FLIP - FLOP Αντικείμενο της άσκησης: Η κατανόηση της δομής και λειτουργίας των Flip Flop. Flip - Flop Τα Flip Flop είναι δισταθή λογικά κυκλώματα με χαρακτηριστικά μνήμης και είναι τα πλέον βασικά
Διαβάστε περισσότεραΚεφάλαιο 6. Σύγχρονα και ασύγχρονα ακολουθιακά κυκλώματα
Κεφάλαιο 6 Σύγχρονα και ασύγχρονα ακολουθιακά κυκλώματα 6.1 Εισαγωγή Η εκτέλεση διαδοχικών λειτουργιών απαιτεί τη δημιουργία κυκλωμάτων που μπορούν να αποθηκεύουν πληροφορίες, στα ενδιάμεσα στάδια των
Διαβάστε περισσότεραΨηφιακά Συστήματα. 7. Κυκλώματα Μνήμης
Ψηφιακά Συστήματα 7. Κυκλώματα Μνήμης Βιβλιογραφία 1. Φανουράκης Κ., Πάτσης Γ., Τσακιρίδης Ο., Θεωρία και Ασκήσεις Ψηφιακών Ηλεκτρονικών, ΜΑΡΙΑ ΠΑΡΙΚΟΥ & ΣΙΑ ΕΠΕ, 2016. [59382199] 2. Floyd Thomas L., Ψηφιακά
Διαβάστε περισσότεραΜικροηλεκτρονική - VLSI
ΕΛΛΗΝΙΚΗ ΔΗΜΟΚΡΑΤΙΑ Ανώτατο Εκπαιδευτικό Ίδρυμα Πειραιά Τεχνολογικού Τομέα Μικροηλεκτρονική - VLSI Ενότητα 7: Ακολουθιακή Λογική Κυριάκης - Μπιτζάρος Ευστάθιος Τμήμα Ηλεκτρονικών Μηχανικών Τ.Ε. Άδειες
Διαβάστε περισσότεραΠανεπιστήμιο Πατρών Τμήμα Φυσικής Εργαστήριο Ηλεκτρονικής. Ψηφιακά Ηλεκτρονικά. Ακολουθιακή Λογική. Επιμέλεια Διαφανειών: Δ.
Πανεπιστήμιο Πατρών Τμήμα Φυσικής Ψηφιακά Ηλεκτρονικά Ακολουθιακή Λογική Επιμέλεια Διαφανειών: Δ. Μπακάλης Πάτρα, Φεβρουάριος 2009 Εισαγωγή Είσοδοι Συνδυαστικό Κύκλωμα Έξοδοι Στοιχεία Μνήμης Κατάσταση
Διαβάστε περισσότεραΗΜΥ 210: Σχεδιασμός Ψηφιακών Συστημάτων. Ακολουθιακά Κυκλώματα: Μανδαλωτές και Flip-Flops 1
ΗΜΥ-211: Εργαστήριο Σχεδιασμού Ψηφιακών Συστημάτων Ακολουθιακά Κυκλώματα (συν.) Κυκλώματα που Κυκλώματα που αποθηκεύουν εξετάσαμε μέχρι τώρα πληροφορίες Ακολουθιακά Κυκλώματα: Μανδαλωτές (Latches), Flip-FlopsFlops
Διαβάστε περισσότεραΚΕΦΑΛΑΙΟ 6 ΒΑΣΙΚΑ ΑΚΟΛΟΥΘΙΑΚΑ ΚΥΚΛΩΜΑΤΑ. 6.1 Εισαγωγή
ΚΕΦΑΛΑΙΟ 6 ΒΑΣΙΚΑ ΑΚΟΛΟΥΘΙΑΚΑ ΚΥΚΛΩΜΑΤΑ 6. Εισαγωγή Τα ψηφιακά κυκλώματα διακρίνονται σε συνδυαστικά και ακολουθιακά. Τα κυκλώματα που εξετάσαμε στα προηγούμενα κεφάλαια ήταν συνδυαστικά. Οι τιμές των
Διαβάστε περισσότεραΣύγχρονοι Απαριθμητές. Διάλεξη 8
Σύγχρονοι Απαριθμητές Διάλεξη 8 Δομή της διάλεξης Εισαγωγή Σύγχρονος Δυαδικός Απαριθμητής Σύγχρονος Δεκαδικός Απαριθμητής Προγραμματιζόμενοι Απαριθμητές Ασκήσεις 2 Σύγχρονοι Απαριθμητές Εισαγωγή 3 Εισαγωγή
Διαβάστε περισσότεραΠΕΡΙΕΧΟΜΕΝΑ ΠΕΡΙΕΧΟΜΕΝΑ.3 ΑΣΥΓΧΡΟΝΟΣ ΔYΑΔΙΚΟΣ ΑΠΑΡΙΘΜΗΤΗΣ.5 ΑΣΥΓΧΡΟΝΟΣ ΔΕΚΑΔΙΚΟΣ ΑΠΑΡΙΘΜΗΤΗΣ.7 ΑΣΥΓΧΡΟΝΟΣ ΔΕΚΑΔΙΚΟΣ ΑΠΑΡΙΘΜΗΤΗΣ ΜΕ LATCH.
ΠΟΛΥΤΕΧΝΙΚΗ ΣΧΟΛΗ ΤΜΗΜΑ ΗΛΕΚΤΡΟΛΟΓΩΝ ΜΗΧΑΝΙΚΩΝ & ΤΕΧΝΟΛΟΓΙΑΣ ΥΠΟΛΟΓΙΣΤΩΝ ΤΟΜΕΑΣ ΗΛΕΚΤΡΟΝΙΚΗΣ & ΥΠΟΛΟΓΙΣΤΩΝ ΨΗΦΙΑΚΑ ΟΛΟΚΛΗΡΩΜΕΝΑ ΚΥΚΛΩΜΑΤΑ & ΣΥΣΤΗΜΑΤΑ ΣΗΜΕΙΩΣΕΙΣ ΑΠΑΡΙΘΜΗΤΕΣ Κ. ΕΥΣΤΑΘΙΟΥ, Γ. ΠΑΠΑΔΟΠΟΥΛΟΣ
Διαβάστε περισσότεραΚ. ΕΥΣΤΑΘΙΟΥ, Γ. ΠΑΠΑΔΟΠΟΥΛΟΣ ΠΑΤΡΑ
ΠΟΛΥΤΕΧΝΙΚΗ ΣΧΟΛΗ ΤΜΗΜΑ ΗΛΕΚΤΡΟΛΟΓΩΝ ΜΗΧΑΝΙΚΩΝ & ΤΕΧΝΟΛΟΓΙΑΣ ΥΠΟΛΟΓΙΣΤΩΝ ΤΟΜΕΑΣ ΗΛΕΚΤΡΟΝΙΚΗΣ & ΥΠΟΛΟΓΙΣΤΩΝ ΨΗΦΙΑΚΑ ΟΛΟΚΛΗΡΩΜΕΝΑ ΚΥΚΛΩΜΑΤΑ & ΣΥΣΤΗΜΑΤΑ ΣΗΜΕΙΩΣΕΙΣ ΑΠΑΡΙΘΜΗΤΕΣ Κ. ΕΥΣΤΑΘΙΟΥ, Γ. ΠΑΠΑΔΟΠΟΥΛΟΣ
Διαβάστε περισσότεραΣχεδίαση CMOS Ψηφιακών Ολοκληρωμένων Κυκλωμάτων
Σχεδίαση CMOS Ψηφιακών Ολοκληρωμένων Κυκλωμάτων Αγγελική Αραπογιάννη Σχολή Θετικών Επιστημών Τμήμα Πληροφορικής και Τηλεπικοινωνιών Η λειτουργία RESET R IN OUT Εάν το σήμα R είναι λογικό «1» στην έξοδο
Διαβάστε περισσότεραΕλίνα Μακρή
Ελίνα Μακρή elmak@unipi.gr Μετατροπή Αριθμητικών Συστημάτων Πράξεις στα Αριθμητικά Συστήματα Σχεδίαση Ψηφιακών Κυκλωμάτων με Logism Άλγεβρα Boole Λογικές Πύλες (AND, OR, NOT, NAND, XOR) Flip Flops (D,
Διαβάστε περισσότεραΣχεδίαση κυκλωμάτων ακολουθιακής λογικής
Σχεδίαση κυκλωμάτων ακολουθιακής λογικής Βασικές αρχές Σχεδίαση Latches και flip-flops Γιώργος Δημητρακόπουλος Δημοκρίτειο Πανεπιστήμιο Θράκης Φθινόπωρο 2013 Ψηφιακά ολοκληρωμένα κυκλώματα 1 Ακολουθιακή
Διαβάστε περισσότεραΚυκλώματα αποθήκευσης με ρολόι
Κυκλώματα αποθήκευσης με ρολόι Latches και Flip-Flops Γιώργος Δημητρακόπουλος Τμήμα Επιστήμης Υπολογιστών Πανεπιστήμιο Κρήτης 1 Γιατί χρειαζόμαστε τα ρολόγια Συνδιαστική λογική Η έξοδος εξαρτάται μόνο
Διαβάστε περισσότεραΨηφιακή Λογική Σχεδίαση
Ψηφιακή Λογική Σχεδίαση Επιμέλεια: Νίκος Φακωτάκης, Καθηγητής Ανδρέας Εμερετλής, Υποψήφιος Διδάκτορας Τμήμα Ηλεκτρολόγων Μηχανικών και Τεχνολογίας Υπολογιστών Σημείωμα Αδειοδότησης Το παρόν υλικό διατίθεται
Διαβάστε περισσότεραHY330 Ψηφιακά Κυκλώματα - Εισαγωγή στα Συστήματα VLSI. 1 ΗΥ330 - Διάλεξη 7η - Ακολουθιακά Κυκλώματα
HY330 Ψηφιακά - Εισαγωγή στα Συστήματα VLSI Διδάσκων: Χ. Σωτηρίου, Βοηθοί: θα ανακοινωθούν http://inf-server.inf.uth.gr/courses/ce330 1 Μανταλωτές θετικής, αρνητικής πολικότητας Σχεδίαση με Μανταλωτές
Διαβάστε περισσότεραΚεφάλαιο 7 ο. Γ. Τσιατούχας. VLSI Technology and Computer Architecture Lab. Ακολουθιακή Λογική 2
ΚΥΚΛΩΜΑΤΑ VLSI Ακολουθιακή Λογική Κεφάλαιο 7 ο Γ. Τσιατούχας ΚΥΚΛΩΜΑΤΑ VLSI Διάρθρωση 1. Δισταθή κυκλώματα Μεταστάθεια 2. Μανδαλωτές 3. Flip Flops Flops 4. Δομές διοχέτευσης 5. Διανομή ρολογιού 6. Συγχρονισμός
Διαβάστε περισσότεραΗΜΥ 210 ΣΧΕΔΙΑΣΜΟΣ ΨΗΦΙΑΚΩΝ ΣΥΣΤΗΜΑΤΩΝ
ΗΜΥ 210 ΣΧΕΔΙΑΣΜΟΣ ΨΗΦΙΑΚΩΝ ΣΥΣΤΗΜΑΤΩΝ Χειµερινό Εξάµηνο 2016 ΔΙΑΛΕΞΗ 11: Ακολουθιακά Κυκλώµατα (Κεφάλαιο 5, 6.1, 6.3, 6.4) ΧΑΡΗΣ ΘΕΟΧΑΡΙΔΗΣ Επίκουρος Καθηγητής, ΗΜΜΥ (ttheocharides@ucy.ac.cy) Ακολουθιακά
Διαβάστε περισσότεραΤΙΤΛΟΣ ΕΡΓΑΣΤΗΡΙΑΚΗΣ ΑΣΚΗΣΗΣ ΣΥΓΧΡΟΝΟΙ ΜΕΤΡΗΤΕΣ
ΣΧΟΛΗ ΑΣΠΑΙΤΕ ΤΜΗΜΑ ΕΚΠΑΙΔΕΥΤΙΚΩΝ ΗΛΕΚΤΡΟΛΟΓΙΑΣ ΕΡΓΑΣΤΗΡΙΟ ΨΗΦΙΑΚΩΝ ΣΥΣΤΗΜΑΤΩΝ ΘΕΩΡΗΤΙΚΟ ΜΕΡΟΣ ΤΙΤΛΟΣ ΕΡΓΑΣΤΗΡΙΑΚΗΣ ΑΣΚΗΣΗΣ ΣΥΓΧΡΟΝΟΙ ΜΕΤΡΗΤΕΣ 1) Οι σύγχρονοι μετρητές υλοποιούνται με Flip-Flop τύπου T
Διαβάστε περισσότεραΗΥ220 Εργαστήριο Ψηφιακών Κυκλωμάτων
ΗΥ220 Εργαστήριο Ψηφιακών Κυκλωμάτων Χειμερινό Εξάμηνο 2017-2018 Λογικές Πύλες, Στοιχεία Μνήμης, Συνδυαστική Λογική και Κυματομορφές ΗΥ220 - Βασίλης Παπαευσταθίου & Γιώργος Καλοκαιρινός 1 Τα βασικά της
Διαβάστε περισσότεραΥλοποίηση λογικών πυλών µε τρανζίστορ MOS. Εισαγωγή στην Ηλεκτρονική
Υλοποίηση λογικών πυλών µε τρανζίστορ MOS Εισαγωγή στην Ηλεκτρονική Λογική MOS Η αναπαράσταση των λογικών µεταβλητών 0 και 1 στα ψηφιακά κυκλώµατα γίνεται µέσω κατάλληλων επιπέδων τάσης, όπου κατά σύµβαση
Διαβάστε περισσότεραΚεφάλαιο 10 ο. Γ. Τσιατούχας. VLSI Systems and Computer Architecture Lab. Ακολουθιακή Λογική 2
ΚΥΚΛΩΜΑΤΑ VLSI Πανεπιστήμιο Ιωαννίνων Ακολουθιακή Λογική Κεφάλαιο 10 ο Τμήμα Μηχανικών Η/Υ και Πληροφορικής Γ. Τσιατούχας ΚΥΚΛΩΜΑΤΑ VLSI Διάρθρωση 1. Δισταθή κυκλώματα Μεταευστάθεια 2. Μανδαλωτές 3. Flip
Διαβάστε περισσότεραΤΙΤΛΟΣ ΕΡΓΑΣΤΗΡΙΑΚΗΣ ΑΣΚΗΣΗΣ ΑΣΥΓΧΡΟΝΟΙ ΜΕΤΡΗΤΕΣ
ΣΧΟΛΗ ΑΣΠΑΙΤΕ ΤΜΗΜΑ ΕΚΠΑΙΔΕΥΤΙΚΩΝ ΗΛΕΚΤΡΟΛΟΓΙΑΣ ΕΡΓΑΣΤΗΡΙΟ ΨΗΦΙΑΚΩΝ ΣΥΣΤΗΜΑΤΩΝ ΘΕΩΡΗΤΙΚΟ ΜΕΡΟΣ ΤΙΤΛΟΣ ΕΡΓΑΣΤΗΡΙΑΚΗΣ ΑΣΚΗΣΗΣ ΑΣΥΓΧΡΟΝΟΙ ΜΕΤΡΗΤΕΣ 1) Οι απαριθμητές ή μετρητές (counters) είναι κυκλώματα που
Διαβάστε περισσότεραΨηφιακή Σχεδίαση. Δρ. Μηνάς Δασυγένης Εργαστήριο Ψηφιακών Συστημάτων και Αρχιτεκτονικής Υπολογιστών
Τμήμα Μηχανικών Πληροφορικής & Τηλεπικοινωνιών Ψηφιακή Σχεδίαση Ενότητα 8: Μανδαλωτές SR, S R D Flip-Flops Αφέντη Σκλάβου, Σχεδιασμός Ακολουθιακών κυκλωμάτων, Πίνακας Καταστάσεων, Διάγραμμα Καταστάσεων
Διαβάστε περισσότεραΨΗΦΙΑΚΗΛΟΓΙΚΗΣΧΕΔΙΑΣΗ
Τμήμα Ηλεκτρολόγων Μηχανικών Εργαστήριο Ενσύρματης Τηλεπικοινωνίας ΨΗΦΙΑΚΗΛΟΓΙΚΗΣΧΕΔΙΑΣΗ Μάθημα 5: Στοιχεία µνήµης ενός ψηφίου Διδάσκων: Καθηγητής Ν. Φακωτάκης Στοιχεία μνήμης Ένα ψηφιακό λογικό κύκλωμα
Διαβάστε περισσότεραΚ. ΕΥΣΤΑΘΙΟΥ, Γ. ΠΑΠΑΔΟΠΟΥΛΟΣ ΠΑΤΡΑ
ΠΟΛΥΤΕΧΝΙΚΗ ΣΧΟΛΗ ΤΜΗΜΑ ΗΛΕΚΤΡΟΛΟΓΩΝ ΜΗΧΑΝΙΚΩΝ & ΤΕΧΝΟΛΟΓΙΑΣ ΥΠΟΛΟΓΙΣΤΩΝ ΤΟΜΕΑΣ ΗΛΕΚΤΡΟΝΙΚΗΣ & ΥΠΟΛΟΓΙΣΤΩΝ ΨΗΦΙΑΚΑ ΟΛΟΚΛΗΡΩΜΕΝΑ ΚΥΚΛΩΜΑΤΑ & ΣΥΣΤΗΜΑΤΑ ΣΗΜΕΙΩΣΕΙΣ ΠΡΟΓΡΑΜΜΑΤΙΖΟΜΕΝΟΙ ΑΠΑΡΙΘΜΗΤΕΣ Κ. ΕΥΣΤΑΘΙΟΥ,
Διαβάστε περισσότεραΠολυσύνθετες πύλες. Διάλεξη 11
Πολυσύνθετες πύλες NMOS και CMOS Διάλεξη 11 Δομή της διάλεξης Εισαγωγή ΗσύνθετηλογικήNMOS ΗσύνθετηλογικήCMOS Η πύλη μετάδοσης CMOS Ασκήσεις 2 Πολυσύνθετες πύλες NMOS και CMOS Εισαγωγή 3 Εισαγωγή Στη λογική
Διαβάστε περισσότεραΚεφάλαιο 3 ο Ακολουθιακά Κυκλώματα με ολοκληρωμένα ΤΤL
Κεφάλαιο 3 ο Ακολουθιακά Κυκλώματα με ολοκληρωμένα ΤΤL 3.1 Εισαγωγή στα FLIP FLOP 3.1.1 Θεωρητικό Υπόβαθρο Τα σύγχρονα ακολουθιακά κυκλώματα με τα οποία θα ασχοληθούμε στο εργαστήριο των Ψηφιακών συστημάτων
Διαβάστε περισσότεραΣΧΕΔΙΑΣΗ ΚΑΙ ΚΑΤΑΣΚΕΥΗ ΗΛΕΚΤΡΟΝΙΚΩΝ ΚΥΚΛΩΜΑΤΩΝ. Δρ. Δ. Λαμπάκης (9 η σειρά διαφανειών)
ΣΧΕΔΙΑΣΗ ΚΑΙ ΚΑΤΑΣΚΕΥΗ ΗΛΕΚΤΡΟΝΙΚΩΝ ΚΥΚΛΩΜΑΤΩΝ Δρ. Δ. Λαμπάκης (9 η σειρά διαφανειών) Διεργασίες Μικροηλεκτρονικής Τεχνολογίας, Οξείδωση, Διάχυση, Φωτολιθογραφία, Επιμετάλλωση, Εμφύτευση, Περιγραφή CMOS
Διαβάστε περισσότεραΤΕΧΝΟΛΟΓΙΚΟ ΕΚΠΑΙ ΕΥΤΙΚΟ Ι ΡΥΜΑ (Τ.Ε.Ι.) ΚΡΗΤΗΣ Τµήµα Εφαρµοσµένης Πληροφορικής & Πολυµέσων. Ψηφιακή Σχεδίαση. Κεφάλαιο 5: Σύγχρονη Ακολουθιακή
ΤΕΧΝΟΛΟΓΙΚΟ ΕΚΠΑΙ ΕΥΤΙΚΟ Ι ΡΥΜΑ (Τ.Ε.Ι.) ΚΡΗΤΗΣ Τµήµα Εφαρµοσµένης Πληροφορικής & Πολυµέσων Ψηφιακή Σχεδίαση Κεφάλαιο 5: Σύγχρονη Ακολουθιακή Λογική Σύγχρονα Ακολουθιακά Κυκλώµατα Είσοδοι Συνδυαστικό κύκλωµα
Διαβάστε περισσότεραΑσύγχρονοι Απαριθμητές. Διάλεξη 7
Ασύγχρονοι Απαριθμητές Διάλεξη 7 Δομή της διάλεξης Εισαγωγή στους Απαριθμητές Ασύγχρονος Δυαδικός Απαριθμητής Ασύγχρονος Δεκαδικός Απαριθμητής Ασύγχρονος Δεκαδικός Απαριθμητής με Latch Ασκήσεις 2 Ασύγχρονοι
Διαβάστε περισσότεραΑΣΚΗΣΗ 9 ΑΣΥΓΧΡΟΝΟΙ ΜΕΤΡΗΤΕΣ (COUNTERS)
ΑΣΚΗΣΗ 9 ΑΣΥΓΧΡΟΝΟΙ ΜΕΤΡΗΤΕΣ (COUNTERS) Αντικείμενο της άσκησης: H σχεδίαση και η χρήση ασύγχρονων απαριθμητών γεγονότων. Με τον όρο απαριθμητές ή μετρητές εννοούμε ένα ακολουθιακό κύκλωμα με FF, οι καταστάσεις
Διαβάστε περισσότεραΗΥ220 Εργαστήριο Ψηφιακών Κυκλωμάτων
ΗΥ220 Εργαστήριο Ψηφιακών Κυκλωμάτων Χειμερινό Εξάμηνο 2015-2016 ΗΥ220 -Γιώργος Καιλοκαιρινός & Βασίλης Παπαευσταθίου 1 Λογικές Πύλες, Στοιχεία Μνήμης, Συνδυαστική Λογική και Κυματομορφές ΗΥ220 -Γιώργος
Διαβάστε περισσότερα8. Στοιχεία μνήμης. Οι δυο έξοδοι του FF είναι συμπληρωματικές σημειώνονται δε σαν. Όταν αναφερόμαστε στο FF εννοούμε πάντα την κανονική έξοδο Q.
8. ΣΟΙΧΕΙΑ ΜΝΗΜΗΣ 8. Εισαγωγή Στα συνδυαστικά κυκλώματα, που μελετήσαμε έως τώρα, δεν υπήρχε κάποια διαδικασία ανάδρασης (Feed Back) -δηλαδή οδήγηση της εξόδου των στοιχείων στην είσοδό τους- επομένως
Διαβάστε περισσότεραΛογικά Κυκλώματα με Διόδους, Αντιστάσεις και BJTs. Διάλεξη 2
Λογικά Κυκλώματα με Διόδους, Αντιστάσεις και BJTs Διάλεξη 2 Δομή της διάλεξης Επανάληψη άλγεβρας Boole Λογική με διόδους Λογική Αντιστάσεων-Τρανζίστορ (Resistor-Transistor Logic ή RTL) Λογική Διόδων-Τρανζίστορ
Διαβάστε περισσότεραΣχεδιασμός Ψηφιακών Συστημάτων
ΗΜΥ 2: Σχεδιασμό Ψηφιακών Συστημάτων, Χειμερινό Εξάμηνο 28 Νοε-8 ΗΜΥ-2: Σχεδιασμός Ψηφιακών Συστημάτων Χειμερινό Εξάμηνο 28 Ανάλυση Ακολουθιακών Κυκλωμάτων Διδάσκουσα: Μαρία Κ. Μιχαήλ Πανεπιστήμιο Κύπρου
Διαβάστε περισσότεραΠερίληψη. ΗΜΥ-210: Λογικός Σχεδιασµός Εαρινό Εξάµηνο Καθιερωµένα Γραφικά Σύµβολα. ΗΜΥ 210: Λογικός Σχεδιασµός, Εαρινό Εξάµηνο 2005
ΗΜΥ 2: Λογικός Σχεδιασµός, Εαρινό Εξάµηνο 25 Απρ-5 ΗΜΥ-2: Λογικός Σχεδιασµός Εαρινό Εξάµηνο 25 Κεφάλαιο 6 ii: Ανάλυση Ακολουθιακών Κυκλωµάτων Περίληψη Καθιερωµένα Γραφικά Σύµβολα Χαρακτηριστικοί Πίνακες
Διαβάστε περισσότεραΠΡΟΓΡΑΜΜΑ ΣΠΟΥ ΩΝ ΠΛΗΡΟΦΟΡΙΚΗΣ
Θεµατική Ενότητα ΠΡΟΓΡΑΜΜΑ ΣΠΟΥ ΩΝ ΠΛΗΡΟΦΟΡΙΚΗΣ Ακαδηµαϊκό Έτος 2006 2007 Γραπτή Εργασία #2 Ηµεροµηνία Παράδοσης 28-0 - 2007 ΠΛΗ 2: Ψηφιακά Συστήµατα ΠΡΟΤΕΙΝΟΜΕΝΕΣ ΛΥΣΕΙΣ Άσκηση : [5 µονάδες] Έχετε στη
Διαβάστε περισσότεραΗΜΥ 210 ΣΧΕΔΙΑΣΜΟΣ ΨΗΦΙΑΚΩΝ ΣΥΣΤΗΜΑΤΩΝ
ΗΜΥ 210 ΣΧΕΔΙΑΣΜΟΣ ΨΗΦΙΑΚΩΝ ΣΥΣΤΗΜΑΤΩΝ Χειµερινό Εξάµηνο 2016 ΔΙΑΛΕΞΗ 12: Ανάλυση Ακολουθιακών Κυκλωµάτων (Κεφάλαιο 6.2) Μηχανές Καταστάσεων ΧΑΡΗΣ ΘΕΟΧΑΡΙΔΗΣ Επίκουρος Καθηγητής, ΗΜΜΥ (ttheocharides@ucy.ac.cy)
Διαβάστε περισσότεραΑ. ΣΚΟΔΡΑΣ ΠΛΗ21 ΟΣΣ#2. 14 Δεκ 2008 ΠΑΤΡΑ ΕΛΛΗΝΙΚΟ ΑΝΟΙΚΤΟ ΠΑΝΕΠΙΣΤΗΜΙΟ 2008 Α. ΣΚΟΔΡΑΣ ΧΡΟΝΟΔΙΑΓΡΑΜΜΑ ΜΕΛΕΤΗΣ
ΠΛΗ21 ΟΣΣ#2 14 Δεκ 2008 ΠΑΤΡΑ ΧΡΟΝΟΔΙΑΓΡΑΜΜΑ ΜΕΛΕΤΗΣ 7-segment display 7-segment display 7-segment display Αποκωδικοποιητής των 7 στοιχείων (τμημάτων) (7-segment decoder) Κύκλωμα αποκωδικοποίησης του στοιχείου
Διαβάστε περισσότεραΨηφιακά Συστήματα. 8. Καταχωρητές
Ψηφιακά Συστήματα 8. Καταχωρητές Βιβλιογραφία 1. Φανουράκης Κ., Πάτσης Γ., Τσακιρίδης Ο., Θεωρία και Ασκήσεις Ψηφιακών Ηλεκτρονικών, ΜΑΡΙΑ ΠΑΡΙΚΟΥ & ΣΙΑ ΕΠΕ, 2016. [59382199] 2. Floyd Thomas L., Ψηφιακά
Διαβάστε περισσότεραΛογικά Κυκλώματα CMOS. Διάλεξη 5
Λογικά Κυκλώματα CMOS Διάλεξη 5 Δομή της διάλεξης Εισαγωγή Η τεχνολογία αντιστροφέων CMOS Λειτουργία του κυκλώματος Χαρακτηριστική μεταφοράς τάσης Περιθώρια θορύβου Κατανάλωση ισχύος Οι πύλες CMOS NOR
Διαβάστε περισσότεραΚυκλώµατα. Εισαγωγή. Συνδυαστικό Κύκλωµα
6 η Θεµατική Ενότητα : Σύγχρονα Ακολουθιακά Κυκλώµατα Εισαγωγή Είσοδοι Συνδυαστικό Κύκλωµα Έξοδοι Στοιχεία Μνήµης Κατάσταση Ακολουθιακού Κυκλώµατος : περιεχόµενα στοιχείων µνήµης Η έξοδος εξαρτάται από
Διαβάστε περισσότεραε. Ένα κύκλωμα το οποίο παράγει τετραγωνικούς παλμούς και απαιτείται εξωτερική διέγερση ονομάζεται ασταθής πολυδονητής Λ
ΑΡΧΗ 1ΗΣ ΣΕΛΙΔΑΣ Γ ΤΑΞΗ ΕΠΑΛ (ΟΜΑΔΑ Α ) & ΜΑΘΗΜΑΤΩΝ ΕΙΔΙΚΟΤΗΤΑΣ ΕΠΑΛ (ΟΜΑΔΑ Β ) ΣΑΒΒΑΤΟ 16/04/2016 - ΕΞΕΤΑΖΟΜΕΝΟ ΜΑΘΗΜΑ: ΨΗΦΙΑΚΑ ΣΥΣΤΗΜΑΤΑ (ΣΥΣΤΗΜΑΤΑ ΨΗΦΙΑΚΩΝ ΗΛΕΚΤΡΟΝΙΚΩΝ) ΣΥΝΟΛΟ ΣΕΛΙΔΩΝ: ΠΕΝΤΕ (5) ΕΝΔΕΙΚΤΙΚΕΣ
Διαβάστε περισσότερα8.1 Θεωρητική εισαγωγή
ΨΗΦΙΑΚΑ ΚΥΚΛΩΜΑΤΑ - ΕΡΓΑΣΤΗΡΙΑΚΗ ΑΣΚΗΣΗ 8 ΣΤΟΙΧΕΙΑ ΜΝΗΜΗΣ ΚΑΤΑΧΩΡΗΤΕΣ Σκοπός: Η µελέτη της λειτουργίας των καταχωρητών. Θα υλοποιηθεί ένας απλός στατικός καταχωρητής 4-bit µε Flip-Flop τύπου D και θα µελετηθεί
Διαβάστε περισσότεραΕισαγωγή στην πληροφορική
Τμήμα Μηχανικών Πληροφορικής & Τηλεπικοινωνιών Εισαγωγή στην πληροφορική Ενότητα 4: Ψηφιακή Λογική, Άλγεβρα Boole, Πίνακες Αλήθειας (Μέρος B) Αγγελίδης Παντελής Τμήμα Μηχανικών Πληροφορικής και Τηλεπικοινωνιών
Διαβάστε περισσότερα«Σχεδιασμός Ψηφιακών Συστημάτων σε FPGA» Εαρινό εξάμηνο
ΤΕΙ Δυτικής Ελλάδας Τμήμα Μηχανικών Πληροφορικής ΤΕ Εργαστήριο Σχεδίασης Ψηφιακών Ολοκληρωμένων Κυκλωμάτων και Συστημάτων «Σχεδιασμός Ψηφιακών Συστημάτων σε FPGA» Εαρινό εξάμηνο 2016-2017 Διάλεξη 2 η :
Διαβάστε περισσότεραΆσκηση 3 Ένα νέο είδος flip flop έχει τον ακόλουθο πίνακα αληθείας : I 1 I 0 Q (t+1) Q (t) 1 0 ~Q (t) Κατασκευάστε τον πίνακα
Άσκηση Δίδονται οι ακόλουθες κυματομορφές ρολογιού και εισόδου D που είναι κοινή σε ένα D latch και ένα D flip flop. Το latch είναι θετικά ενεργό, ενώ το ff θετικά ακμοπυροδοτούμενο. Σχεδιάστε τις κυματομορφές
Διαβάστε περισσότερα100 ΕΡΩΤΗΣΕΙΣ ΜΕ ΤΙΣ ΑΝΤΙΣΤΟΙΧΕΣ ΑΠΑΝΤΗΣΕΙΣ ΓΙΑ ΤΟ ΜΑΘΗΜΑ ΨΗΦΙΑΚΑ ΚΥΚΛΩΜΑΤΑ
100 ΕΡΩΤΗΣΕΙΣ ΜΕ ΤΙΣ ΑΝΤΙΣΤΟΙΧΕΣ ΑΠΑΝΤΗΣΕΙΣ ΓΙΑ ΤΟ ΜΑΘΗΜΑ ΨΗΦΙΑΚΑ ΚΥΚΛΩΜΑΤΑ 1) Να μετατρέψετε τον δεκαδικό αριθμό (60,25) 10, στον αντίστοιχο δυαδικό 11111,11 111001,01 111100,01 100111,1 111100,01 2)
Διαβάστε περισσότεραΒΑΣΙΚΑ ΑΚΟΛΟΥΘΙΑΚΑ ΚΥΚΛΩΜΑΤΑ
ΒΑΣΙΚΑ ΑΚΟΛΟΥΘΙΑΚΑ ΚΥΚΛΩΜΑΤΑ FLIP-FLOP ΤΟ ΒΑΣΙΚΟ FLIP-FLOP ΧΡΟΝΙΖΟΜΕΝΑ FF ΤΥΠΟΥ FF ΤΥΠΟΥ D FLIP-FLOP Τ FLIP-FLOP ΠΥΡΟΔΟΤΗΣΗ ΤΩΝ FLIP-FLOP ΚΥΡΙΟ - ΕΞΑΡΤΗΜΕΝΟ FLIP-FLOP ΑΚΜΟΠΥΡΟΔΟΤΟΥΜΕΝΑ FLIP-FLOP ΚΥΚΛΩΜΑΤΑ
Διαβάστε περισσότερα6.1 Καταχωρητές. Ένας καταχωρητής είναι μια ομάδα από f/f αλλά μπορεί να περιέχει και πύλες. Καταχωρητής των n ψηφίων αποτελείται από n f/f.
6. Καταχωρητές Ένας καταχωρητής είναι μια ομάδα από f/f αλλά μπορεί να περιέχει και πύλες. Καταχωρητής των n ψηφίων αποτελείται από n f/f. Καταχωρητής 4 ψηφίων Καταχωρητής με παράλληλη φόρτωση Η εισαγωγή
Διαβάστε περισσότερα5. Σύγχρονα Ακολουθιακά Κυκλώματα
5. Σύγχρονα Ακολουθιακά Κυκλώματα Ακολουθιακό (sequential) λέμε το σύστημα που περιέχει στοιχεία μνήμης, δηλ. κυκλώματα αποθήκευσης δυαδικής πληροφορίας Γενικό διάγραμμα ακολουθιακού κυκλώματος - Αποτελείται
Διαβάστε περισσότεραΣΤΑΤΙΚΕΣ ΚΑΙ ΔΥΝΑΜΙΚΕΣ ΜΝΗΜΕΣ ΤΥΧΑΙΑΣ ΠΡΟΣΠΕΛΑΣΗΣ (Static and Dynamic RAMs). ΔΙΑΡΘΡΩΣΗ ΤΟΥ ΜΑΘΗΜΑΤΟΣ ΘΕΜΑΤΙΚΕΣ ΕΝΟΤΗΤΕΣ
ΣΤΑΤΙΚΕΣ ΚΑΙ ΔΥΝΑΜΙΚΕΣ ΜΝΗΜΕΣ ΤΥΧΑΙΑΣ ΠΡΟΣΠΕΛΑΣΗΣ (Static and Dynamic RAMs). ΔΙΑΡΘΡΩΣΗ ΤΟΥ ΜΑΘΗΜΑΤΟΣ ΘΕΜΑΤΙΚΕΣ ΕΝΟΤΗΤΕΣ ΒΑΣΙΚΑ ΣΤΟΙΧΕΙΑ ΗΜΙΑΓΩΓΙΚΩΝ ΜΝΗΜΩΝ. ΒΑΣΙΚΗ ΛΕΙΤΟΥΡΓΙΑ RAM CMOS. ΤΥΠΟΙ ΚΥΤΤΑΡΩΝ ΑΡΧΕΣ
Διαβάστε περισσότεραΑκολουθιακό κύκλωμα Η έξοδος του κυκλώματος εξαρτάται από τις τιμές εισόδου ΚΑΙ από την προηγούμενη κατάσταση του κυκλώματος
1 Συνδυαστικό κύκλωμα Η έξοδος του κυκλώματος εξαρτάται ΜΟΝΟ από τις εισόδους του Εάν γνωρίζουμε τις τιμές των εισόδων του κυκλώματος, τότε μπορούμε να προβλέψουμε ακριβώς τις εξόδους του Ακολουθιακό κύκλωμα
Διαβάστε περισσότεραΑκολουθιακό κύκλωμα Η έξοδος του κυκλώματος εξαρτάται από τις τιμές εισόδου ΚΑΙ από την προηγούμενη κατάσταση του κυκλώματος
1 Συνδυαστικό κύκλωμα Η έξοδος του κυκλώματος εξαρτάται ΜΟΝΟ από τις εισόδους του Εάν γνωρίζουμε τις τιμές των εισόδων του κυκλώματος, τότε μπορούμε να προβλέψουμε ακριβώς τις εξόδους του Ακολουθιακό κύκλωμα
Διαβάστε περισσότεραΥ52 Σχεδίαση Ψηφιακών Ολοκληρωμένων Κυκλωμάτων και Συστημάτων. Δεληγιαννίδης Σταύρος Φυσικός, MsC in Microelectronic Design
Υ52 Σχεδίαση Ψηφιακών Ολοκληρωμένων Κυκλωμάτων και Συστημάτων Δεληγιαννίδης Σταύρος Φυσικός, MsC in Microelectronic Design TEI Πελοποννήσου Σχολή Τεχνολογικών Εφαρμογών Τμήμα Μηχανικών Πληροφορικής Τ.Ε.
Διαβάστε περισσότεραΑΣΚΗΣΗ 10 ΣΧΕΔΙΑΣΗ ΑΚΟΛΟΥΘΙΑΚΩΝ ΚΥΚΛΩΜΑΤΩΝ
ΑΣΚΗΣΗ ΣΧΕΔΙΑΣΗ ΑΚΟΛΟΥΘΙΑΚΩΝ ΚΥΚΛΩΜΑΤΩΝ.. ΣΚΟΠΟΣ Η σχεδίαση ακολουθιακών κυκλωμάτων..2. ΘΕΩΡΗΤΙΚΟ ΜΕΡΟΣ.2.. ΑΛΓΟΡΙΘΜΟΣ ΣΧΕΔΙΑΣΗΣ ΑΚΟΛΟΥΘΙΑΚΩΝ ΚΥΚΛΩΜΑΤΩΝ Τα ψηφιακά κυκλώματα με μνήμη ονομάζονται ακολουθιακά.
Διαβάστε περισσότερα«Σχεδιασμός Ψηφιακών Συστημάτων σε FPGA» Εαρινό εξάμηνο Διάλεξη 8 η : Μηχανές Πεπερασμένων Κaταστάσεων σε FPGAs
ΤΕΙ Δυτικής Ελλάδας Τμήμα Μηχανικών Πληροφορικής ΤΕ Εργαστήριο Σχεδίασης Ψηφιακών Ολοκληρωμένων Κυκλωμάτων και Συστημάτων «Σχεδιασμός Ψηφιακών Συστημάτων σε FPGA» Εαρινό εξάμηνο 2016-2017 Διάλεξη 8 η :
Διαβάστε περισσότεραΗΜΥ 210: Σχεδιασμός Ψηφιακών Συστημάτων. Ανάλυση Ακολουθιακών Κυκλωμάτων 1
ΗΜΥ-210: Σχεδιασμός Ψηφιακών Συστημάτων Ανάλυση Ακολουθιακών Κυκλωμάτων Διδάσκουσα: Μαρία Κ. Μιχαήλ Ανάλυση Ακολουθιακών Κυκλωμάτων Ανάλυση: Ο καθορισμός μιας κατάλληλης περιγραφής η οποία επιδεικνύει
Διαβάστε περισσότεραΚυκλώµατα. Εισαγωγή. Συνδυαστικό Κύκλωµα
6 η Θεµατική Ενότητα : Σύγχρονα Ακολουθιακά Κυκλώµατα Εισαγωγή Είσοδοι Συνδυαστικό Κύκλωµα Έξοδοι Στοιχεία Μνήµης Κατάσταση Ακολουθιακού Κυκλώµατος : περιεχόµενα στοιχείων µνήµης Η έξοδος εξαρτάται από
Διαβάστε περισσότεραFlip-Flop: D Control Systems Laboratory
Flip-Flop: Control Systems Laboratory Είναι ένας τύπος συγχρονιζόμενου flip- flop, δηλαδή ενός flip- flop όπου οι έξοδοί του δεν αλλάζουν μόνο με αλλαγή των εισόδων R, S αλλά χρειάζεται ένας ωρολογιακός
Διαβάστε περισσότεραΑΣΚΗΣΗ 10 ΣΥΓΧΡΟΝΟΙ ΑΠΑΡΙΘΜΗΤΕΣ
ΑΣΚΗΣΗ ΣΥΓΧΡΟΝΟΙ ΑΠΑΡΙΘΜΗΤΕΣ Στόχος της άσκησης: Η διαδικασία σχεδίασης σύγχρονων ακολουθιακών κυκλωμάτων. Χαρακτηριστικό παράδειγμα σύγχρονων ακολουθιακών κυκλωμάτων είναι οι σύγχρονοι μετρητές. Τις αδυναμίες
Διαβάστε περισσότεραΗ κανονική μορφή της συνάρτησης που υλοποιείται με τον προηγούμενο πίνακα αληθείας σε μορφή ελαχιστόρων είναι η Q = [A].
Κανονική μορφή συνάρτησης λογικής 5. Η κανονική μορφή μιας λογικής συνάρτησης (ΛΣ) ως άθροισμα ελαχιστόρων, από τον πίνακα αληθείας προκύπτει ως εξής: ) Παράγουμε ένα [A] όρων από την κάθε σειρά για την
Διαβάστε περισσότεραΗΥ220 Εργαστήριο Ψηφιακών Κυκλωµάτων
ΗΥ220 Εργαστήριο Ψηφιακών Κυκλωµάτων Χειµερινό Εξάµηνο 2017-2018 Χρονισµός Σύγχρονων Κυκλώµατων, Καταχωρητές και Μανταλωτές ΗΥ220 - Γιώργος Καλοκαιρινός & Βασίλης Παπαευσταθίου 1 Γενικό Μοντέλο Σύγχρονων
Διαβάστε περισσότεραΕισαγωγή στα ακολουθιακά στοιχεία CMOS
Εθνικό Μετσόβιο Πολυτεχνείο Τμήμα Ηλεκτρολόγων Μηχανικών και Μηχανικών Υπολογιστών Τομέας Επικοινωνιών, Ηλεκτρονικής και Συστημάτων Πληροφορικής Εισαγωγή στη Σχεδίαση VLSI Εισαγωγή στα ακολουθιακά στοιχεία
Διαβάστε περισσότεραΨηφιακή Λογική Σχεδίαση
Ψηφιακή Λογική Σχεδίαση Επιμέλεια: Νίκος Φακωτάκης, Καθηγητής Ανδρέας Εμερετλής, Υποψήφιος Διδάκτορας Τμήμα Ηλεκτρολόγων Μηχανικών και Τεχνολογίας Υπολογιστών Σημείωμα Αδειοδότησης Το παρόν υλικό διατίθεται
Διαβάστε περισσότεραΗΜΥ 210 ΣΧΕΔΙΑΣΜΟΣ ΨΗΦΙΑΚΩΝ ΣΥΣΤΗΜΑΤΩΝ. Χειµερινό Εξάµηνο 2016 ΔΙΑΛΕΞΗ 15: Καταχωρητές (Registers)
ΗΜΥ 210 ΣΧΕΔΙΑΣΜΟΣ ΨΗΦΙΑΚΩΝ ΣΥΣΤΗΜΑΤΩΝ Χειµερινό Εξάµηνο 2016 ΔΙΑΛΕΞΗ 15: Καταχωρητές (Registers) ΧΑΡΗΣ ΘΕΟΧΑΡΙΔΗΣ Επίκουρος Καθηγητής, ΗΜΜΥ (ttheocharides@ucy.ac.cy) Περίληψη q Καταχωρητές Παράλληλης
Διαβάστε περισσότεραΥΠΟΥΡΓΕΙΟ ΠΑΙΔΕΙΑΣ ΚΑΙ ΠΟΛΙΤΙΣΜΟΥ ΔΙΕΥΘΥΝΣΗ ΑΝΩΤΕΡΗΣ ΚΑΙ ΑΝΩΤΑΤΗΣ ΕΚΠΑΙΔΕΥΣΗΣ ΥΠΗΡΕΣΙΑ ΕΞΕΤΑΣΕΩΝ ΠΑΓΚΥΠΡΙΕΣ ΕΞΕΤΑΣΕΙΣ 2006
ΥΠΟΥΡΓΕΙΟ ΠΑΙΔΕΙΑΣ ΚΑΙ ΠΟΛΙΤΙΣΜΟΥ ΔΙΕΥΘΥΝΣΗ ΑΝΩΤΕΡΗΣ ΚΑΙ ΑΝΩΤΑΤΗΣ ΕΚΠΑΙΔΕΥΣΗΣ ΥΠΗΡΕΣΙΑ ΕΞΕΤΑΣΕΩΝ ΠΑΓΚΥΠΡΙΕΣ ΕΞΕΤΑΣΕΙΣ 2006 Μάθημα : Ψηφιακά Ηλεκτρονικά Τεχνολογία ΙΙ, Θεωρητικής Κατεύθυνσης Ημερομηνία
Διαβάστε περισσότεραΨΗΦΙΑΚΑ ΗΛΕΚΤΡΟΝΙΚΑ. Να μελετηθεί η λειτουργία του ακόλουθου κυκλώματος. Ποιος ο ρόλος των εισόδων του (R και S) και πού βρίσκει εφαρμογή; R Q
ΤΕΧΝΟΛΟΓΙΚΟ ΕΚΠΑΙΔΕΥΤΙΚΟ ΙΔΡΥΜΑ ΚΑΛΑΜΑΤΑΣ = ΠΑΡΑΡΤΗΜΑ ΣΠΑΡΤΗΣ = ΤΜΗΜΑ ΤΕΧΝΟΛΟΓΙΑΣ ΠΛΗΡΟΦΟΡΙΚΗΣ ΚΑΙ ΤΗΛΕΠΙΚΟΙΝΩΝΙΩΝ Συμπληρώνεται από τον διδάσκοντα (2.0) 2 (2.5) 3 (3.0) 4 (2.5) Σ ΕΞΕΤΑΣΗ ΤΟΥ ΜΑΘΗΜΑΤΟΣ
Διαβάστε περισσότεραΗΜΥ 210: Σχεδιασμός Ψηφιακών Συστημάτων. Καταχωρητές 1
ΗΜΥ-210: Σχεδιασμός Ψηφιακών Συστημάτων Καταχωρητές Διδάσκουσα: Μαρία Κ. Μιχαήλ Πανεπιστήμιο Κύπρου Τμήμα Ηλεκτρολόγων Μηχανικών και Μηχανικών Υπολογιστών Περίληψη Καταχωρητές Παράλληλης Φόρτωσης Καταχωρητές
Διαβάστε περισσότεραΣύγχρονα ακολουθιακά κυκλώματα. URL:
DeÔtero Ex mhno FoÐthshc Σύγχρονα ακολουθιακά κυκλώματα Ge rgioc. Alexandrìpouloc Lèktorac P.D. 47/8 e-mail: alexandg@uop.gr URL: http://users.iit.demokritos.gr/~alexandg Tm ma Epist mhc kai TeqnologÐac
Διαβάστε περισσότεραΤαλαντωτές. Ηλεκτρονική Γ Τάξη Β εξάμηνο Μάρτιος 2011 Επ. Καθ. Ε. Καραγιάννη
Ταλαντωτές Ηλεκτρονική Γ Τάξη Β εξάμηνο Μάρτιος Επ. Καθ. Ε. Καραγιάννη Ταλαντωτές ΑΝΑΔΡΑΣΗ Στοιχεία Ταλάντωσης Ενισχυτής OUT Ταλαντωτής είναι ένα κύκλωμα που παράγει ηλεκτρικό σήμα σταθερής συχνότητας
Διαβάστε περισσότεραΠανεπιστήμιο Πατρών Τμήμα Φυσικής Εργαστήριο Ηλεκτρονικής. Ψηφιακά Ηλεκτρονικά. Καταχωρητές και Μετρητές 2. Επιμέλεια Διαφανειών: Δ.
Πανεπιστήμιο Πατρών Τμήμα Φυσικής Ψηφιακά Ηλεκτρονικά Καταχωρητές και Μετρητές Επιμέλεια Διαφανειών: Δ. Μπακάλης Πάτρα, Φεβρουάριος 2009 Εισαγωγή Καταχωρητής: είναι μία ομάδα από δυαδικά κύτταρα αποθήκευσης
Διαβάστε περισσότεραΥΠΟΥΡΓΕΙΟ ΠΑΙΔΕΙΑΣ ΚΑΙ ΠΟΛΙΤΙΣΜΟΥ ΔΙΕΥΘΥΝΣΗ ΑΝΩΤΕΡΗΣ ΚΑΙ ΑΝΩΤΑΤΗΣ ΕΚΠΑΙΔΕΥΣΗΣ ΥΠΗΡΕΣΙΑ ΕΞΕΤΑΣΕΩΝ ΠΑΓΚΥΠΡΙΕΣ ΕΞΕΤΑΣΕΙΣ 2007
ΥΠΟΥΡΓΕΙΟ ΠΑΙΔΕΙΑΣ ΚΑΙ ΠΟΛΙΤΙΣΜΟΥ ΔΙΕΥΘΥΝΣΗ ΑΝΩΤΕΡΗΣ ΚΑΙ ΑΝΩΤΑΤΗΣ ΕΚΠΑΙΔΕΥΣΗΣ ΥΠΗΡΕΣΙΑ ΕΞΕΤΑΣΕΩΝ ΠΑΓΚΥΠΡΙΕΣ ΕΞΕΤΑΣΕΙΣ 2007 Μάθημα : Ψηφιακά Ηλεκτρονικά Τεχνολογία ΙΙ Τεχνικών Σχολών, Θεωρητικής Κατεύθυνσης
Διαβάστε περισσότεραΘέμα 1ο (3 μονάδες) Υλοποιήστε το ακoλουθιακό κύκλωμα που περιγράφεται από το κατωτέρω διάγραμμα
Ηλεκτρολόγοι Μηχανικοί ΕΜΠ Λογική Σχεδίαση Ψηφιακών Συστημάτων Διαγώνισμα επαναληπτικής εξέτασης 2016 Θέμα 1ο (3 μονάδες) Υλοποιήστε το ακoλουθιακό κύκλωμα που περιγράφεται από το κατωτέρω διάγραμμα καταστάσεων,
Διαβάστε περισσότερα4/10/2008. Στατικές πύλες CMOS και πύλες με τρανζίστορ διέλευσης. Πραγματικά τρανζίστορ. Ψηφιακή λειτουργία. Κανόνες ψηφιακής λειτουργίας
2 η διάλεξη 25 Σεπτεμβρίου Πραγματικά τρανζίστορ Στατικές πύλες CMOS και πύλες με τρανζίστορ διέλευσης Γιώργος Δημητρακόπουλος Τμήμα Επιστήμης Υπολογιστών Πανεπιστήμιο Κρήτης Η τάση στο gate του τρανζίστορ
Διαβάστε περισσότεραΜικροηλεκτρονική - VLSI
ΕΛΛΗΝΙΚΗ ΔΗΜΟΚΡΑΤΙΑ Ανώτατο Εκπαιδευτικό Ίδρυμα Πειραιά Τεχνολογικού Τομέα Μικροηλεκτρονική - VLSI Ενότητα 6.1: Συνδυαστική Λογική - Βασικές Πύλες Κυριάκης - Μπιτζάρος Ευστάθιος Τμήμα Ηλεκτρονικών Μηχανικών
Διαβάστε περισσότερα26-Nov-09. ΗΜΥ 210: Λογικός Σχεδιασμός, Χειμερινό Εξάμηνο Καταχωρητές 1. Διδάσκουσα: Μαρία Κ. Μιχαήλ
ΗΜΥ-210: Σχεδιασμός Ψηφιακών Συστημάτων Χειμερινό Εξάμηνο 2009 Καταχωρητές Διδάσκουσα: Μαρία Κ. Μιχαήλ Πανεπιστήμιο Κύπρου Τμήμα Ηλεκτρολόγων Μηχανικών και Μηχανικών Υπολογιστών Περίληψη Καταχωρητές Παράλληλης
Διαβάστε περισσότεραΨΗΦΙΑΚΑ ΚΥΚΛΩΜΑΤΑ ΤΕΧΝΟΛΟΓΙΑΣ MOS KAI CMOS
Εισαγωγή στη Μικροηλεκτρονική (ΕΤΥ-482) 1 ΨΗΦΙΑΚΑ ΚΥΚΛΩΜΑΤΑ ΤΕΧΝΟΛΟΓΙΑΣ MOS KAI CMOS Α. Αναστροφέας MOSFET. Α.1 Αναστροφέας MOSFET µε φορτίο προσαύξησης. Ο αναστροφέας MOSFET (πύλη NOT) αποτελείται από
Διαβάστε περισσότεραΕργαστηριακή άσκηση. Θεωρητικός και πρακτικός υπολογισμός καθυστερήσεων σε αναστροφείς CMOS VLSI
Ε.Μ.Π. - ΣΧΟΛΗ ΗΛΕΚΤΡΟΛΟΓΩΝ ΜΗΧΑΝΙΚΩΝ ΚΑΙ ΜΗΧΑΝΙΚΩΝ ΥΠΟΛΟΓΙΣΤΩΝ ΤΟΜΕΑΣ ΤΕΧΝΟΛΟΓΙΑΣ ΥΠΟΛΟΓΙΣΤΩΝ ΚΑΙ ΠΛΗΡΟΦΟΡΙΚΗΣ ΕΡΓΑΣΤΗΡΙΟ ΜΙΚΡΟΫΠΟΛΟΓΙΣΤΩΝ ΚΑΙ ΨΗΦΙΑΚΩΝ ΣΥΣΤΗΜΑΤΩΝ ΕΙΣΑΓΩΓΗ ΣΤΗ ΣΧΕΔΙΑΣΗ ΣΥΣΤΗΜΑΤΩΝ VLSI
Διαβάστε περισσότεραΚεφάλαιο 11. Κυκλώματα Χρονισμού
Κεφάλαιο 11. Κυκλώματα Χρονισμού Σύνοψη Στο κεφάλαιο αυτό αναλύεται η λειτουργία των κυκλωμάτων χρονισμού. Τα κυκλώματα αυτά παρουσιάζουν πολύ μεγάλο πρακτικό ενδιαφέρον και απαιτείται να λειτουργούν με
Διαβάστε περισσότερα3 η Θεµατική Ενότητα : Σύγχρονα Ακολουθιακά Κυκλώµατα. Επιµέλεια διαφανειών: Χρ. Καβουσιανός
3 η Θεµατική Ενότητα : Σύγχρονα Ακολουθιακά Κυκλώµατα Επιµέλεια διαφανειών: Χρ. Καβουσιανός Εισαγωγή Είσοδοι Συνδυαστικό Κύκλωµα Έξοδοι Στοιχεία Μνήµης Κατάσταση Ακολουθιακού Κυκλώµατος : περιεχόµενα στοιχείων
Διαβάστε περισσότεραΠερίληψη. ΗΜΥ-210: Λογικός Σχεδιασµός Εαρινό Εξάµηνο Παράδειγµα: Καταχωρητής 2-bit. Καταχωρητής 4-bit. Μνήµη Καταχωρητών
ΗΜΥ-210: Λογικός Σχεδιασµός Εαρινό Κεφάλαιο 7 i: Καταχωρητές Περίληψη Καταχωρητές Παράλληλης Φόρτωσης Καταχωρητές Ολίσθησης Σειριακή Φόρτωση Σειριακή Ολίσθηση Καταχωρητές Ολίσθησης Παράλληλης Φόρτωσης
Διαβάστε περισσότεραΧρονισμός Σύγχρονων Κυκλωμάτων, Καταχωρητές και Μανταλωτές. Χειμερινό Εξάμηνο
HY220 Χρονισμός Σύγχρονων Κυκλωμάτων, Καταχωρητές και Μανταλωτές Χειμερινό Εξάμηνο 2009 20102010 Γενικό Μοντέλο Σύγχρονων Κυκλωμάτων clock input input CL reg CL reg output option feedback Τα καλώδια, εκτός
Διαβάστε περισσότεραΜικροηλεκτρονική - VLSI
ΕΛΛΗΝΙΚΗ ΔΗΜΟΚΡΑΤΙΑ Ανώτατο Εκπαιδευτικό Ίδρυμα Πειραιά Τεχνολογικού Τομέα Μικροηλεκτρονική - VLSI Ενότητα 6.3: Συνδυαστική Λογική - Δυναμικές Πύλες Κυριάκης - Μπιτζάρος Ευστάθιος Τμήμα Ηλεκτρονικών Μηχανικών
Διαβάστε περισσότεραΤΙΤΛΟΣ ΕΡΓΑΣΤΗΡΙΑΚΗΣ ΑΣΚΗΣΗΣ ΟΙ ΚΑΤΑΧΩΡΗΤΕΣ ΚΑΙ Η ΥΛΟΠΟΙΗΣΗ ΤΟΥΣ ΜΕ FLIP-FLOP ΚΑΙ ΠΥΛΕΣ
ΑΣΠΑΙΤΕ ΤΜΗΜΑ ΕΚΠΑΙΔΕΥΤΙΚΩΝ ΗΛΕΚΤΡΟΝΙΚΗΣ & ΗΛΕΚΤΡΟΛΟΓΙΑΣ ΕΡΓΑΣΤΗΡΙΟ ΨΗΦΙΑΚΩΝ ΣΥΣΤΗΜΑΤΩΝ & μ-υπολογιστων ΤΙΤΛΟΣ ΕΡΓΑΣΤΗΡΙΑΚΗΣ ΑΣΚΗΣΗΣ ΟΙ ΚΑΤΑΧΩΡΗΤΕΣ ΚΑΙ Η ΥΛΟΠΟΙΗΣΗ ΤΟΥΣ ΜΕ FLIP-FLOP ΚΑΙ ΠΥΛΕΣ Θεωρητικό
Διαβάστε περισσότεραXρονισμός ψηφιακών κυκλωμάτων
Xρονισμός ψηφιακών κυκλωμάτων Γιώργος Δημητρακόπουλος Τμήμα Επιστήμης Υπολογιστών Πανεπιστήμιο Κρήτης Φθινόπωρο 2008 ΗΥ220 1 Περιεχόμενα μαθήματος Καθυστέρηση λογικών πυλών και των συνδυαστικών κυκλωμάτων
Διαβάστε περισσότερα