Ειςαγωγι ςτθ ςχεδιαςτικι ροι τθσ Xilinx. ISE Design Suite University Of Thessaly Department of Electrical and Computer Engineering CE430

Transcript

1 Πανεπιςτιμιο Θεςςαλίασ, Τμιμα Ηλεκτρολόγων Μθχανικϊν και Μθχανικϊν Υπολογιςτϊν HY430 Εργαςτιριο Ψθφιακϊν Κυκλωμάτων Χειμερινό Εξάμθνο Ειςαγωγι ςτθ ςχεδιαςτικι ροι τθσ Xilinx ISE Design Suite 14.1 University Of Thessaly Department of Electrical and Computer Engineering CE430 Στόχοι.. Δημιοσργία project Δημιοσργία\Ειζαγφγή μονάδφν Ανηιζηοίτηζη ζημάηφν με pins ηης FPGA RTL Στημαηικό RTL Προζομοίφζη ζε RTL επίπεδο Σύνθεζη, Τοποθέηηζη και διαζύνδεζη Κάηουη LUTs και διαζσνδέζεφν Προζομοίφζη ζε PnR (place & route) επίπεδο Δημιοσργία bit file 1

2 Δθμιουργία project Π.χ. Ζνασ απλόσ 8 bit μετρθτισ με ςφγχρονο reset: Ανοίγουμε το ISE Design Suite 14.1 τθσ Xilinx 2. Κλικ New Project.. 3. Ορίηουμε όνομα project και path directory όπου κα αποκθκευτοφν τα αρχεία του project Δθμιουργία project 4. Μετά Next.. 2

3 Δθμιουργία project A. Ορίηουμε: 1. Τφπο FPGA (οικογζνεια, ςυςκευι και package) 2. Simulator, εδϊ ISim για RTL και post-pnr προςομοίωςθ. Για modelsim επιλζξτε Modelsim-SE Verilog 3. Πατάμε Next.. B. Στο επ. παράκυρο εμφανίηονται περιλθπτικά οι επιλογζσ που κάναμε, αν είναι όλα ςωςτά κλικ Finish. Δθμ.\Ειςαγωγι μονάδων Όταν ζχουμε ζτοιμα τα.v αρχεία κάνουμε Add Source αλλιϊσ New Source.. 1. Ακροιςτισ (adder8.v), 2. 8bit register (reg8.v), 3. Τθ μονάδα που εμφανίηει τισ 2 προθγοφμενεσ και τισ διαςφνδεει (system.v), 4. τo πλαίςιο ελζγχου ι testbench (tb.v), 5. τζλοσ το.ucf αρχείο που αντιςτοιχεί τα ςιματα ειςόδου/εξόδου του κυκλϊματοσ με τα pins τθσ FPGA. Το.ucf αρχείο μποροφμε είτε να το βάλουμε εξαρχισ ςτο ςχζδιο μασ ι να το δθμιουργιςουμε αργότερα μζςω του PlanAhead. 3

4 Δθμ.\Ειςαγωγι μονάδων 1. Στο παράκυρο που εμφανίηεται, 2. διαλζγουμε το Association: Για το πλαίςιο ελζγχου (tb.v) να είναι simulation Για το αρχείο.ucf να είναι Implementation Για υπόλοιπα all 3. Τζλοσ, ΟΚ και ςυνεχίηουμε Αντιςτοίχθςθ ςθμάτων με pins τθσ FPGA Αν δεν είχαμε το αρχείο.ucf ζτοιμο κα το δθμιουργιςουμε ωσ εξισ: 1. Κλικ ϊςτε το view να ναι ςτο implementation. 2. πατάμε πάνω ςτο top module που είναι το system. 3. διπλό-κλικ το I/O Pin Planning (PlanAhead Pre-Synthesis). 4

5 Αντιςτοίχθςθ ςθμάτων με pins τθσ FPGA A. Στο κάτω παράκυρο βλζπουμε όλα τα I/O ports. Επιλζγουμε το ςιμα, π.χ. εδϊ επιλζξαμε το system_clock, και πάμε ςτο πάνω παρακυράκι όπου βάηουμε ςτο Site το Τ9. Το Τ9 είναι θ ζξοδοσ του ρολογιοφ τθσ FPGA το οποίο το ξζρουμε από το datasheet (ςελ. 35 του S3BOARD_RM.pdf datasheet) Tο count[7:0] ςυνδζεται με τα LEDs και το reset με ζνα button τθσ FPGA. (βλ. ςελίδα 19 του datasheet). B. Μόλισ τελειϊςουμε κάνουμε File.. Save Design.. Και μετα exit.οπότε το αρχείο ucf δθμιουργικθκε. RTL Εφόςον δεν ζχει ςυντακτικά λάκθ ο κϊδικασ μασ μποροφμε να: 1. Δοφμε το ςχθματικό του κυκλϊματοσ ςε block μορφι 2. Να επαλθκεφςουμε τθν ςυμπεριφορά του κυκλϊματοσ με προςομοίωςθ. Εδώ μποροφμε να δοφμε μονάχα αν το κφκλωμα δουλεφει ςε επίπεδο ςυμπεριφοράσ, δθλαδι αν το κφκλωμα ςυμπεριφζρεται όπωσ κζλουμε πριν γίνει PnR. Πριν πάμε ςτθν επόμενθ φάςθ (PnR) πρζπει οπωςδιποτε να ςυμπεριφζρεται το κφκλωμα μασ όπωσ κα κζλαμε ςε RTL επίπεδο. 5

6 Σχθματικό RTL 1. Κρατάμε το view ςε implementation, 2. Κάνουμε 2πλό κλικ ςτο View RTL Schematic, 3. τα υπόλοιπα όπωσ φαίνονται δίπλα. 4. Ζτςι μασ εμφανίηει το κφκλωμα από το πιο top module. Με control +Y κατεβαίνουμε ζνα επίπεδο κάτω, Με control +Z ανεβαίνουμε ζνα επίπεδο πάνω. Προς. ςε RTL επίπεδο Ζχοντασ διαλζξει ISim : 1. Αλλάηουμε το view ςε Simulation, Behavioral. 2. Στο Hierarchy κάνουμε highlight το πλαίςιο ελζγχου (tb) 3. Στο Processes 2πλο-κλικ το Simulate Behavioral Model. Ζχοντασ διαλζξει Modelsim: τα ίδια με τα παραπάνω βιματα απλά χρειάηεται λίγο πριν να κάνετε τα βιματα του επόμενου slide: 6

7 Προς. ςε RTL επίπεδο Modelsim: A. Αν είχατε διαλζξει κατά τθ δθμιουργία project simulator τον modelsim βεβαιωκείτε ότι το path του modelsim.exe είναι OK: 1. Edit Preferences 2. Στο Category κάντε highlight το Integrated tools 3. Βεβαιωκείτε ότι το path είναι ςωςτό, π.χ. F:\modeltech_6.4e\win32\modelsim.exe B. Ζπειτα κάντε compile τθ βιβλιοκικθ μζςω του ISE ωσ εξισ (αυτό το βιμα αρκεί τθ 1θ φορά που δθμιουργιςατε το project ) Στο Hierarchy, highlight τθ ςυςκευι (όχι το πλαίςιο ελζγχου). Μετά ςτο κάτω παράκυρο,2πλο-κλικ το Compile HDL.. C. Επίςθσ ίςωσ χρειαςτεί να κάντε compile τθ βιβλιοκικθ και χειροκίνθτα ανοίγοντασ το modelsim και μετά Compile τα αρχεία που βρίςκονται ςτθ διαδρομι : <xilinx_dir>\ise_ds\ise\verilog\src\simprims\* Παρόλο που είμαςτε ςε RTL level, το ISE 14.1 κζλει να κάνει compile τα libraries, ςε άλλεσ εκδόςεισ (π.χ του εργαςτθρίου) δε κζλει,αλλά πετάει warning, με κλικ ΝΟ είμαςτε ΟΚ. Όταν όμωσ είμαςτε ςε PnR τα βιματα B,C χρειάηονται οπωςδιποτε. Σφνκεςθ, Τοποκζτθςθ και διαςφνδεςθ A. Για να δθμιουργθκεί το netlist, δλδ το αρχείο.v που περιζχει εμφανίςεισ και διαςυνδζςεισ των δομικϊν modules του κυκλϊματοσ (LUTs, ffs κ.α) (που επιλζχτθκαν κατά τθ PnR διαδικαςία) χρειαηόμαςτε: 1. Τθ βιβλιοκικθ (.v αρχεία) που περιγράφεται θ λογικι για κάκε module. 2. Τισ κακυςτεριςεισ για τθ κάκε μονάδα και τθσ κάκε διαςφνδεςθσ. B. Ώςτε, όταν πάμε να κάνουμε προςομοίωςθ να ζχουμε τα αρχεία: 1. netlist ( <project_dir>\netgen\par\system_timesim.v ) 2. Τθ βιβλιοκικθ ( <xilinx_dir>\ise_ds\ise\verilog\src\simprims\* ) 3. Τισ κακυςτεριςεισ ( <proj_dir>\netgen\par\system_timesim.sdf ) Παρατθριςτε ότι το.sdf αρχείο διαβάηεται μζςα από τθν εντολι $sdf_annotate( <your_path\file.sdf>"); και βρίςκεται μζςα ςτο netlist γενικά πάντωσ μπαίνει μζςα ςε πλαίςιο ελζγχου για να διατθρείται το netlist ςε κακαρθ ςυνκζςιμθ μορφι.. 4. Το Πλαίςιο ελζγχου (διατθροφμε το ίδιο πλαίςιο ελζγχου με αυτό που είχαμε κατά τo RTL επίπεδο, το tb.v) 7

8 Σφνκεςθ, Τοποκζτθςθ και διαςφνδεςθ A. Οπότε, για το PnR χρειαηόμαςτε να: 1. Επανζλκουμε ςτο implementation view, 2. Κάνουμε highlight το top module (system) 3. Διπλό κλικ το Generate Post-P&E Sim. Model B. Και, αφοφ τελειϊςει αυτι θ διαδικαςία μποροφμε ζπειτα να: 1. Δοφμε τθ κάτοψθ του FPGA με τισ διαςυνδζςεισ των LUT μεταξφ τουσ, 2. Δοφμε το slack τθσ κάκε κρίςιμθσ διαδρομισ ( slack = Tclk - Dcritical) 3. Κάνουμε προςομοίωςθ του κυκλϊματοσ μετά το PnR όπου κα φαίνονται οι κακυςτεριςεισ των ςθμάτων λόγω των καλωδίων και τθσ κακυςτζρθςθσ τθσ κάκε πφλθσ που ζγινε mapped ςτο υλικό (configured LUT). Κάτοψθ LUTs & διαςυνδζςεων 1. Διπλό κλικ ςτο Analyze Timing / Floorplan Design και αφοφ ανοίξει ο PlanAhead: Στο κάτω παράκυρο βλζπουμε τα 8 κριςιμότερα μονοπάτια, με το πρϊτο το κριςιμότερο. 2. Κάνοντασ το πρϊτο μονοπάτι highlight εμφανίηεται εςωτερικά τθσ FPGA ολόκλθρθ θ διαδρομι. 8

9 Κάτοψθ LUTs & διαςυνδζςεων post-pnr simulation Isim: 1. Αλλάηουμε το view ςε simulation, Post- Route 2. Highlight το πλαίςιο ελζγχου 3. 2πλό κλικ το Simulate Behavioral Model Modelsim: τα ίδια βιματα με τον Isim, αρκεί να χουν γίνει πρώτα τα βιματα εδώ. 9

10 Δθμιουργία bit file Αφοφ πλζον πιςτεφουμε ότι το κφκλωμα μασ κα δουλεφει ςτθ ςυςκευι μποροφμε να παράγουμε το bit file το οποίο κα γίνει download ςτθ πλακζτα ωσ εξισ: A. Αλλαγι ςε implementation view B. Highlight to το top module (εδϊ system) C. 2πλό κλικ ςτο Generate Programming File D. To bit file πλζον βρίςκεται ςτο project directory μασ ωσ system.bit FPGA Κατεβάηουμε το bit file ςτθ πλακζτα και ελζγχουμε αν λειτουργεί το κφκλωμα όπωσ τα αρχικά specifications. Αν δεν ςυμφωνεί ςτα αρχικά specifications κα πρζπει να γυρίςουμε πίςω ςε οποιοδιποτε από τα προθγοφμενα ςτάδια ακλουκϊντασ ξανά τθ ροι. 10