كيوان ناوي CMOS. NPN Ft (GHz) 200/80 Fmax (GHz) 220/160 BVceo (V) 2.0/3.5

Transcript

1 علوم و مهندسي كامپيوتر نشريه علمي پژوهشي انجمن كامپيوتر ايران مجلد ۳ شماره ۱ (الف) بهار ۱۳۸۴ صفحات -۴۵ ۵۰ مقاله کوتاه دروازه هاي منطقي بسيار سريع مدجريان ۱ كيوان ناوي ۲ محسن كاظمي پارسا ۲ ا رش قربان نيا دلاور ۲ ۱ دانشکده مهندسي برق و کامپيوتر و مرکز تحقيقات ميکروالکترونيک دانشگاه شهيد بهشتي تهران ايران مرکزتحقيقات ميکروالکترونيک دانشگاه شهيد بهشتي و واحد علوم و تحقيقات حصارک تهران ايران چکيده در اين مقاله پس از بررسي دروازه هاي منطقي مد جريان CMOS و به مدارات بهبود يافته اي با تکنولوژي دست يافته ايم. در تمامي اين دروازه هاي منطقي از ا شکارساز ا ستانه و مبدل ولتاژ به جريان استفاده شده که در روش جديد بخش هايي از مدارات مد جريان بدون تغيير در منطق عملياتي مدار حذف گرديده و مدارهاي بهينه اي از اين خانواده معرفي گرديده اند. در مدار هاي فوق از نظر سرعت افزايش و از نظر تعداد ترانزيستور مصرفي کاهش قابل ملاحظه اي حاصل گرديده است. كلمات كليدي: منطقهاي چند مقداري VLSI راندن بار خازني بزرگ مقدمه ۱- مدارات مد جريان براي ساليان متمادي رقباي جدي مدارات مد ولتاژ محسوب شده اند. در ادبيات VLSI تا کنون گزارش هاي متعددي پيرامون کاهش تعداد ترانزيستورها فشرده سازي مدارات و افزايش سرعت در طرح هاي گوناگون به چاپ رسيده است اما بعنوان يک نقطه ضعف اساسي مدارات مد جريان مي توان به از دست دادن کارا يي به هنگام اعمال بار خازني بزرگ اشاره نمود. اين مساله در مد جريان با استفاده از تکنولوژي بطور چشمگيري بهبود يافته ضمن ا نکه حاصل اين تکنولوژي دروازه هاي منطقي با کاهش تعداد ترانزيستور و افزايش سرعت نيز مي باشد. در اين مقاله سعي شده با استفاده از تکنولوژي فوق و با ابتکاري نو به بهبود شاخص هاي مذکور (افزايش سرعت کاهش تعداد ترانزيستور ها) دست يابيم که ذيلا به تشريح ا ن پرداخته مي شود. -۲ مدارات مد جريان در حال حاضر مدارات مختلفي در مد جريان [۱ ۲ ۳] با تكنولوژيهاي CMOS وECL-CML اراي ه گرديده اند اگر چه اين مدارات از لحاظ فشردهسازي از مدارات مشابه مد ولتاژ بهتر هستند اما اشكال اساسي ا نها هنگامي بروز ميكند كه مقدار بار خازني بزرگ (حدود ۶۰۰۰ برابر خازن واحد (Gate به ا نها اعمال شود. در اين مقاله هدف رفع اين اشكال و كمك به افزايش سرعت ميباشد. پارامترهاي استفاده شده براي شبيهسازي با تکنولوژي ۰/۱۳ µm بصورت جدول ۱ مي باشد. در اين مدارها به اتفاق از ا شكارسازهاي ا ستانه استفاده شده است كه وظيفه مشخص نمودن سطوح مختلف جريان را دارا ميباشند. و به تبع ا ن سطوح مختلف منطق نيز مشخص ميگردد. جدول ۱- پارامتر هاي تكنولوژي ۰/۱۳ um NPN Ft (GHz) 200/80 Fmax (GHz) 220/160 BVceo (V) 2.0/3. CMOS (V) 3.3/1.2 Lmin (um) 0.13 Resistors Rs (ohm/sq) 24/2 Capacitor C (ff/mm2) 2 / 4 Routing # Layers 6 Top Metal Thickness (um) 3 شكل ۱ يك ا شكارساز ا ستانه را نشان ميدهد. خروجي ا شکار ساز ا ستانه به گيت يک ترانزيستور PMOS متصل شده است تا اين ولتاژ خروجي را به جريان تبديل نمايد. جدول ۲ سطوح مختلف جريان و نسبت W/L را در ترانزيستورها مشخص ميكند. در مدارات چند مقداري توابع زير تعريف ميشوند.

2 ب( ۴۶ ک. ناوی م. کاظمی پارسا و الف. قربان نيا دلاور: دروازه های منطقی بسيار سريع مد جريان (مقاله کوتاه) جدول ۳ ب( شكل ۱- ا شکار ساز ا ستانه X j (0, 1), X (0,1,2,,m-1) X j = 1 IF X = j, X j = 0 IF X j G j, L j (0, 1), X (0,1,2,,m-1) G j (x) = 1 IF X > j else = 0 L j (x) = 1 IF X j else = 0 به عنوان يک نتيجه گيري عمومي صرف نظر از تشريح جزي يات با شبيهسازي هاي متعدد و مطالعه طراحيهاي مختلف [۱۰-۴] اين نتيجه حاصل گرديده كه ميتوان با تغيير و دستكاري نسبت CMOS و استفاده از يك ترانزيستور (W/L)pd (W/L)pu در دروازهاي معكوس كننده PMOS به عنوان Source جريان و يا NMOS به عنوان Sink ا ن عمل ا شكارساز ا ستانه و تبديل ولتاژ به جريان را پيادهسازي نماييم. که اين موضوع اساس عملکرد مدارات مد جريان مي باشند. جدول ۲- ( فلا( جدول ۲- سطوح مختلف جريان و نسبت W/L نمونه ا شكارساز براي ا ستانه ) سطح ( ۰ W n / L n 0.26 / / / 0.19 W p / L p 0.13 / / / 0.26 current 10µA 30µA 0µA ( جدول ۲- نمونه ا شكارساز براي ا ستانه ) سطح ( ۱ W n / L n 0.13 / / / 0.13 W p / L p 0.13 / / / 0.13 current 44µA 84µA 134µA جدول ۲- ج( ( نمونه ا شكارساز براي ا ستانه ) سطح ( ۲ W n / L n 0.19 / / / 0.13 W p / L p 0.13 / / / 0.13 current 18µA 47µA 72µA جدول شماره ۳ تاخير در انواع پياده سازي G0 تا G2 را نشان مي دهد. جدول ۳- فلا( جدول ۳- چند نوع پيادهسازي G0 تا G2 ( تست مدارهاي تاخير براي سطح ۰ ( تست مدارهاي تاخير براي سطح ۱ Test Circuit Tdr Tdf (Rising Edges) (Fanning Edges) G ns 0.26 ns G ns 0.17 ns G ns 0.36 ns جدول ۳ ج( Tdf (Fanning Edges) ( تست مدارهاي تاخير براي سطح ۲ Tdr Test Circuit (Rising Edges) G ns 0.13 ns G ns 0.26 ns G ns 0.26 ns ۳- مدارات مد جريان در مدارهاي منطقي مد ولتاژ كميت تغيير پذير همانا ولتاژ است. براي نمايش صفر منطقي از صفر ولت و براي نمايش يك منطقي از ۵ و يا در به طور مثال ۲/۱ ۳/۳ ۱/۲ ولت يا هر ولتاژ ديگر استفاده ميشود. اما ميتوان از جريان نيز بعنوان كميت تغييرپذير استفاده نمود. اولويت اصلي مد جريان به مد ولتاژ اينست كه عمل جمع در مد جريان به صورت رايگان صورت ميگيرد[ ۱۱-۱۵]. كافيست چند سيم با جريانهاي مختلف بهم اتصال كوتاه شوند. در خروجي جمع جبري اين چند جريان وجود خواهد داشت. اما در مد ولتاژ از اتصال كوتاه كردن خروجي ها در مدارات پرهيز ميكنيم. همانطور كه اشاره شد استفاده از جريان بجاي ولتاژ بعنوان كميت تغييرپذير امكانپذير است. البته طبيعي است كه طراحي مدارات مد جريان بگونهاي ديگر بايد اراي ه شود. مسي لهاي كه در رابطه با مد جريان وجود دارد اينست كه اين مد معمولا به نويز حساستر ميباشد. و از طرفي با تغيير تكنولوژي طراحي نيز بايد تا حدودي تغيير كند و بعضا بايد بكلي دگرگون شود. اين مسي له در طراحيهاي مد ولتاژ كمتر به چشم ميخورد و با مراعات قوانين طراحي λ يا ا نچه كه كارخانه سازنده ديكته كرده است دگرگوني خاصي مورد نياز نيست. اما ا نچه مد جريان را بشدت جذاب ميكند اينست كه در مورد سيستم اعداد با ارقام علامتدار كه در ا ن هر بيت داراي علامت است از جهت جريان ميتوان براي اين نمايش استفاده كرد و لازم نيست كه يك بيت اضافي جهت نمايش علامت مصرف گردد. موضوع بسيار جالب ديگر اين است كه در مدارهاي مد جريان با حضور يك ا شكارساز ا ستانه و تغييرات ا ستانه و همچنين افزايش يا کاهش تعداد ورودي ها مي توان به مدارات مختلفي دست يافت. شكل ۲ يك مدار پايه براي مدارات منطقي مختلف از قبيل AND دو ورودي AND سه ورودي و n AND ورودي و OR دو ورودي OR سه ورودي و و OR يك و ديگر مدارهاي منطقي لازم از قبيل تابع اكثريت و را نشان ميدهد. شكل ۲ - مدار پايه براي پيادهسازي توابع منطقي مختلف n ورودي I in ميتواند ضريبي از جريان واحد باشد, بدين معني كه مي تواند نمايانگر دو سه چهار و منطقي باشد. براي سادگي در درك اين مطلب ميتوان I in را به وروديهاي مختلف تجزيه كرد. مثلا دو يا سه و n ورودي با جريان واحد بجاي I in با جريان هاي متفاوت. I in I out P Wp/Lp Wn/Ln Gi(P) Test Circuit Tdr Tdf (Rising Edges) (Fanning Edges) G ns 0.2 ns G ns 0.46 ns G2 0.4 ns 0.73 ns

3 فلا( ۴۷, بهار ۱۳۸۴ ( علوم و مهندسی کامپيوتر نشريه علمی پژوهشی انجمن کامپيوتر ايران مجلد ۳ شماره ۱ شكل ۳ پياده سازي دروازه هاي AND/OR را نشان ميدهد. ترانزيستور در واقع به منظور ايجاد جمع جبري دو ورودي I n1 وn2 I استفاده شده است. عنصر ا شكار ساز ا ستانه كه بوسيله نمايشي شبيه يك معكوس كننده نشان داده شده كه در ا ن حروف ( Detector) نوشته شده است هرگاه كه جمع جبري وروديها از نيم منطقي بيشتر شود از High به low تغيير حالت ميدهد كه باعث فعال شدن ترانزيستور PMOS ميگردد و دروازه OR را خواهيم داشت و اگر اين معكوس كننده بصورتي تنظيم شود كه اين تغيير حالت با حاصل شدن مجموع يك و نيم در جمع جبري ورودي ها صورت گيرد دروازه AND خواهيم داشت. شده در مد جريان عينا همان مدار را تحويل سازنده تراشه ميدهد. ورودي مدار فقط يك سيستم ا لومينيمي يا پلي سيليكوني ميباشد و اين موضوع دست استفاده كننده را در تعيين تعداد ورودي به سيستم باز مي كند. In1 In2 Inn >0. شكل ۵- مدار n OR ورودي بدون تغيير در ساختار مدار OR دو ورودي In1 In2 + شكل ۳- پياده سازي دروازه هايAND/OR جدول ۴ جدول صحت اين دروازه ها را نشان ميدهد. شکل جدول ۴- جدول صحتAND دو ورودي مد جريان و OR دو ورودي مد جريان Σ in جريان خروجي جريان دروازه OR 2 AND 2 OR 2 AND 2 ورودي µa µa 60 µa µa 60 µa 60 µa ۴ پياده سازي تاب ع اکثريت (Majority) را نشان مي دهد و رابطه زير نيز بيانگر خروجي مدار مي باشد: ا نچه در واقعيت ميگذرد اندكي با محاسبات متداول متفاوت است و بعضا بر خلاف انتظار از جمع دو جريان يك منطقي دو منطقي بدست نميا يد. اين اختلاف با افزايش تعداد وروديها زياد ميشود ولي كوچكترين اهميتي ندارد چرا كه مدار OR به محض مشاهده اولين يك منطقي تغيير حالت خواهد داد. خوشبختانه در رابطه با صفر منطقي نيز همواره جريان هاي نشتي به حدي كوچك است كه قابل صرف نظر كردن ميباشد. جدول ۵ جدول صحت اين مدار n ورودي را نمايش ميدهد. با افزايش تعداد ورودي ها و براي مقادير ۲<n ميزان کاهش حاصل از نشتي جمع جبري ورودي ها رو به افزايش مي نهد. همانطور كه اشاره شده ا شكارساز ا ستانه به محض مشاهده اولين يك ورودي تغيير حالت ميدهد. مقدار خطا در صفر منطقي ا نقدر كوچك است كه از ا ن براي تجزيه و تحليل صرف نظر ميكنيم. معادل جرياني ا ن ۳۰ µa ميزان تعيين شده براي ا شكار ساز ا ستانه ۰/۵ منطقي است كه است. مقدار خطاي صفر تا ورودي ۷ كه عملا مورد استفاده قرار گرفته است برابر با ۵ µa ميباشد. كه كاملا قابل صرف نظر ميباشد. جدول ۵- جدول صحت OR n ورودي Σ in OR n جريان ورودي جريان خروجي Error(0) µa 60 µa µa 60 µa µa 60 µa n 1 n*60-error(n) 60 µa I n1 I n2 +I n1 I n3 +I n2 I n3 In1 In2 In3 >0. 1.< یا Iout شكل ۶ مدار يك XOR دو ورودي با استفاده از يك ا شكار ساز ا ستانه (۱/۵ ( > را نشان ميدهد. >1. شكل ۶- شكل ۴- تابع اكثريت قابليت هاي ذکر شده در مدارات مد جريان و بخصوص کاهش تعداد ترانزيستوراز اهميت بسيار بالا يي برخوردار مي باشد. همچنان که مشاهده مي شود ساختار يکنواخت مدارهاي طراحي شده اجازه افزايش تعداد ورودي ها را به سادگي ميسر مي سازد در حالي که اين امر در مدارا ت مد ولتاژ تنها با افزايش ترانزيستورها امکان پذير مي باشد. به طور مثال در مورد دروازه OR فقط كافيست كه تعداد وروديها را زياد كنيم و OR هاي با تعداد ورودي بيشتر داشته باشيم. شكل ۵ يك مدار OR چند ورودي را نشان ميدهد. با توجه به شكل در مييابيم كه تنها تغييري كه در مدار شكل (>0.) ۳ صورت گرفته افزايش تعداد ورودهاي مدار ميباشد. در واقع هيچ تغيير خاصي صورت نگرفته و طراح با قابليت هاي ذکر اگر جمع جبري In 2 >1. M4 I out M مدار بهينه دروازه XOR دوورودي In 1 In 2, 1 In بيشتر از ۱/۵ منطقي باشد خروجي ا شكارساز ا ستانه تغيير حالت ميدهد. در صورتيكه جمع جبري ورودي ها صفر باشند در خروجي جرياني نخواهيم داشت. در صورتيكه جم ع وروديها برابر يك گردد چون خروجي I out

4 ۴۸ ک. ناوی م. کاظمی پارسا و الف. قربان نيا دلاور: دروازه های منطقی بسيار سريع مد جريان (مقاله کوتاه) است بنابراين ترانزيستور M 3 High برابر روشن ميباشد جريان ورودي از طريق ا يينه جريان ) 2 M) 1 M, كپي ميشود و در نهايت جريان ورودي عينا در خروجي كپي ميگردد. يعني در خروجي يک منطقي را خواهيم داشت. هنگاميكه جمع دو ورودي از ۱/۵ منطقي بيشتر شد يعني زمانيكه دو ورودي برابر ي ك منطقي باشند خروجي ا شكار ساز ا ستانه تغيير حالت ميدهد و Low ميگردد. ترانزيستيور M 3 قطع ميگردد و ديگر در خروجي جرياني كپي نخواهد شد. جدول ۶ جدول صحت اين مدار XOR دو ورودي را نمايش ميدهد. جدول ۶- جدول صحت XOR دو ورودي جريان خروجي جريان ورودي Σ in XOR µ A 60 µ A µ A 0 ۴- طراحي مدارهاي مد جريان همانطور كه تاکنون اشاره شده بوسيله ساختار واحدي از مجموعه يك يك ترانزيستور ورودي NMOS و يك ترانزيستور خروجي PMOS ميتوان مدارهاي مختلفي مثل OR چند ورودي AND چند ورودي مدار اكثريت و غيره را پياده سازي نمود. ا نچه مهم است اين است كه در شرايطي كه نياز به راندن جريان داريم بتوان اين كار را به سرعت انجام داد. همانطور كه بررسي شد بهترين انتخاب مدارهاي ميباشد [۱۶]. شكل ۷ يك طراحي مبتني بر تکنولوژي براي مجموعه مدارات مختلف را نشان ميدهد. ترانزيستور ) 2 M) 3, M فقط بايد عملكرد را تقليد كنند, مابقي مساي ل با استفاده از خروجي High يا low اين معكوس كننده حل خواهد شد. خروجي در نهايت بصورت اراي ه ميگردد. f n - Inputs شكل ۸- طراحي بهبود يافته مدار اراي ه شده شكل ۹ يك مدار XOR سه ورودي مد جريان را نشان ميدهد. 3 - Inputs >1. >2. f M4 M Q1 Q2 f n - Inputs XOR شكل ۹- I out جريان شكل ۷ - طراحي مدار BICMOS مد جريان از طريق ترانزيستور M 2 به ترانزيستور M 3 اعمال ميشود. اين جريان ولتاژ نقطه P را بالا ميبرد در نتيجه ترانزيستور M4 قطع و ترانزيستور M فعال مي شود که به نوبه خود باعث فعال شدن ترانزيستور M6 و خاموش شدن ترانزيستور M7 مي گردد. در نهايت خروجي اين دروازه صفر منطقي خواهد شد و بلعکس در شرايطي که I out برابر صفر منطقي گردد خروجي به يک منطقي تغيير خواهد يافت. حسن اين مدار سادگي در طراحي ميباشد و براحتي ميتوان از Layout موجود براي قسمت استفاده كرد. در اين مدار تنها مي توان به اين مسي له اشاره نمود که تاخير اين مدار برابر با مجموع تاخير يک دروازه منطقي مد جريان و يک معکوس کننده استاندارد مي باشد. نكته اين است كه ميتوان را با استفاده از يك معكوس كننده CMOS و نسبت دقيق P و يك ترانزيستور طراحي نمود و در نتيجه يك (W/L)pd به (W/L)pu را از اين مجموعه حذف نمود كه مدار به صورت قابل توجهي سريع ميگردد.كليه مدارهاي بحث شده را ميتوان با استفاده از تكنيك فوق و با تا خيري قابل مقايسه با يك معكوس كننده مد ولتاژ طراحي و پيادهسازي نمود. شكل ۸ اين طراحي را نشان ميدهد. در شكل ۸ ميبينيم كه قبلي حذف گشته و عملكرد ا ن بوسيله ترانزيستورهاي M 3 M, 2 پيادهسازي شده است. كافيست نسبت (W/L)pu به (W/L)pd بطور دقيق انتخاب شوند و در واقع مجموعه دو تفاوت سه ورودي مد جريان اين مدار با XOR دو ورودي در اين است كه اگر ورودي بيش از ۲/۵ منطقي بود دوباره از طريق ترانزيستور ( (۱/۵< M 1 جرياني برابر با يك منطقي به سيستم اعمال ميشود. ايراد اين مدار حضور ا يينههاي جريان زياد ميباشد كه سيستم را كند ميكند. جدول ۷ جدول صحت مدار را نشان ميدهد. شكل جدول ۷- جدول صحت دروازه XOR سه ورودي مد جريان منطق f جريان f جريان ورودي منطق ورودي µa 60 µa µa µa 60 µa 0 ۱۰ مدار بهبوديافته طراحي قبلي XOR سه ورودي را با منطق جديد اراي ه شده نمايش مي دهد. 3 - Inputs >1. >2. Out شكل ۱۰- مدار بهبود يافته طراحي XOR سه ورودي Iout = f P M4 M M6 M7 Q1 Q2

5 فلا( ۴۹, بهار ۱۳۸۴ ( علوم و مهندسی کامپيوتر نشريه علمی پژوهشی انجمن کامپيوتر ايران مجلد ۳ شماره ۱ در طراحي شكل ۱۰ دو ا يينه جريان و يك دروازه معكوس كننده CMOS حذف ۵- نتيجه گرديده كه کاهش تا خير قابل ملاحظهاي حاصل گرديده است. توجه به اين نكته ضروري است كه (W/L) ترانزيستور M 1 خيلي كمتر از ترانزيستور M 2 ميباشد چرا كه در حالت in = ۱ ميباشد ولي در حالت جريان عبوري از ۳۰) µa) برابر با يك منطقي M 2 in = ۳ طبيعي است كه ماكزيمم جريان قابل عبور از ترانزيستور M 2 سه برابر جريان معادل يك منطقي خواهد بود و به طريقي بايد اين جريان محدود شود. با كم كردن نسبت (W/L) ترانزيستور M 1 اين مسي له حل خواهد شد. در عمل اگر مدار طراحي شده در سيستمهاي ديجيتالي مد ولتاژ بكار رود احتياج به كم كردن اين مقدار نيست چرا كه همواره ولتاژ خروجي برابر با V dd v- be خواهد بود. جدول ۸ مقايسه تاخير مدارات منطقي مختلف مد ولتاژ و مد جريان را نشان مي دهد. جدول ۸- XOR ميزان افزايش سرعت در مد جريان, نسبت به مد ولتاژ NOR %1 %12 NAND %14 %13 %6 %17 مدار افزايش سرعت حداکثر افزايش سرعت حداقل افزايش سرعت بنابر شبيه سازي هاي صورت يافته و همچنانکه مشاهده مي شود نسبت هاي فوق نشانگر افزايش قابل ملاحظه سرعت در مد جريان نسبت به مد ولتاژ مي باشد. همچنين در جدول ۹ نيز به بررسي تعداد ترانزيستورهاي بكار رفته در مدارهاي مختلف در مدهاي ولتاژ و جريان پرداخته شده است. جدول ۹- نمايش شمارش تعداد ترانزيستور MOS در مدارات مد ولتاژ 6 مد جريان 2n+2 ولتاژ و جريان تكنولوژي NOR دو ورودي n NOR ورودي 6 2n+2 NAND دو ورودي n NAND ورودي XOR دو ورودي XOR سه ورودي مدار XOR بهبوديافته سه ورودي مد جدول ۱۰ مساحت دروازه هاي مختلف مد جريان و ولتاژ و همچنين درصد بهبود مساحت مد جريان نسبت به مد ولتاژ را نشان مي دهد. جدول ۱۰- درصد بهبود مقايسه مساحت در مدارات مد جريان ) 2 (µm مد ولتاژ ) 2 (µm %12 %100 n %10 %88 مد ولتاژ با جريان تكنولوژي NOR دو ورودي n NOR ورودي (n) مدار NAND دو ورودي n NAND ورودي (n) (n) n %0 %13 XOR دو ورودي XOR سه ورودي ما دروازه هاي منطقي CMOS مد جريان اراي ه شده را بررسي كرديم و مدارات مد جريان چندمقداري جديدي اراي ه نموديم كه به مراتب سريعتر از معادل ا ن در مد ولتاژ به منظور راندن بار خازني بزرگ عمل مي كند. در مورد طراحي NOR با تعداد ورودي بسيار زياد و NAND با تعداد ورودي زياد در مقايسه با معادل ا نها در مد ولتاژ در بهترين حالت %۱۷ و در بدترين حالت %۶ افزايش سرعت مشاهده گرديده است. از نظر تعداد ترانزيستور MOS مصرفي در دروازه هاي منطقي در بدترين حالت ۱ ترانزيستور و در بهترين حالت 2n-3 هاي NOR ترانزيستور صرفه جويي شده است. نكته قابل توجه اين است كه در دروازه MOS تغييري نمي كند. مراجع و NAND با افزايش تعداد ورودي ها تعداد ترانزيستور هاي مصرفي [1] K. Navi, A. Kazeminejad and D. Etiemble, "Performance of CMOS Current Mode Full Adders," IEEE Proc. Int l. Symp. Multiple Valued Logic, pp , [2] K. Navi and D. Etiemble, "From Multi-Valued Current Mode CMOS Circuits to Efficient Voltage Mode CMOS Arithmetic Operators," IEEE Proc. Int l. Symp. Multiple Valued Logic, pp. 8-64, 199. [3] A. Arfaee and K. Navi and M. Kazemi Parsa and A. Akbari, "Design of High speed 2 s complement MAC Unit Using Redundant Number System," 6 th Annual Computer Society of Iran Computer Conf., [4] D. A. Hodges, R. Saleh and H. G. Jackson, Analysis and Design of Digital Integrated Circuits, 3 nd Edition, Mc- Graw Hill, [] J. M. Rabaey, A. Chandrakasan and B. Nikolic, Digital Integrated Circuits, 2 nd Edition, Prentice Hall, [6] S. H. Gerez, Algorithms for VLSI Design, John Wiley, [7] C. C. Saint and J. Saint, IC Mask Design Essential Layout Techniques, Mc-Graw Hill, [8] W. K.Chen, The VLSI Hand Book, IEEE Press [9] M. M. Vai, VLSI Design, CRC [10] J. B. Kuo and J. Honglou, Low - Voltage CMOS VLSI Circuits, John Willy, [11] A. Kazeminejad, K. Navi and D. Etiemble, "CML Current Mode Full Adders for 2.-V Power Supply," IEEE Proc. Int l. Symp. Multiple valued Logic, 1994, pp [12] T.Temel and A. Morgül, "Implementation of Multivalued Logic Gates Using Full Current mode CMOS Circuits," Analog Integrated Circuits and Signal Processing, KAP, vol. 39, no. 2, pp , 2004.

6 ۵۰ ک. ناوی م. کاظمی پارسا و الف. قربان نيا دلاور: دروازه های منطقی بسيار سريع مد جريان (مقاله کوتاه) [13] T.Temel, Current-mode CMOS Design of Multi-valued Logic Circuits, Ph.D Thesis, Bogazici University, Dep. of Electrical and Electronics Engineering, [14] A.Morgul and T.Temel, "A New Level Restoration Circuit for Multi-valued Logic," Proc. of IEEE ISCAS 04, pp , Vancouver, CA, [1] S. M. Kang and Y. Leblebici, CMOS Digital Integrated Circuits Analysis & Design, 3 rd Edition, Swiss Federal Institute of Technology, Mc-Graw Hill, [16] C. L. Chen, "2.μm Technology," IEEE Journal of Solid-State Circuits, vol. 27, no. 4, کيوان ناوي مدرك كارشناسي سخت افزار كامپيوتر خود را از دانشكده مهندسي كامپيوتر دانشگاه شهيد بهشتي در سال ۱۳۶۶ اخذ نمود و همچنين مدرك كارشناسي ارشد سخت افزار كامپيوتر خود را در سال ۱۳۶۹ از دانشكده مهندسي برق دانشگاه صنعتي شريف دريافت نمودند. دکتري خود را در رشته معماري ايشان مدرک کامپيوتر از دانشگاه پاريس (LRI) XI در سال ۱۹۹۵ اخذ نمود و در حال حاضر عضو هيي ت علمي دانشکده مهندسي برق و کامپيوتر دانشگاه شهيد بهشتي مي باشد. زمينه هاي تحقيقاتي مورد علاقه او حساب کامپيوتر مدارات چند مقداري طراحي مدارات کم مصرف و سرعت بالا و طراحي مدارات مد جريان مي باشد. ا درس پست الکترونيکي نامبرده عبارتست از: navi@sbu.ac.ir محسن كاظمي پارسا مدرك كارشناسي سخت افزار كامپيوتر خود را از دانشكده مهندسي كامپيوتر دانشگاه شهيد بهشتي در سال ۱۳۶۶ اخذ نمود و همچنين مدرك كارشناسي ارشد معماري كامپيوتر خود را در سال ۱۳۶۹ از دانشكده مهندسي كامپيوتر دانشگاه صنعتي شريف دريافت نمودند. در حال حاضر ايشان در مقطع دكتري معماري كامپيوتر در واحد علوم و تحقيقات حصارك مشغول به تحصيل مي باشند. موضوعات مورد علاقه ايشان معماري كامپيوتر ارزيابي شبكه هاي كامپيوتري و طراحي مدارات مجتمع مي باشد. ا درس پست الکترونيکي نامبرده عبارتست از: ا رش قربان نيا دلاور مدرك كارشناسي نرم افزار خود را از دانشكده فني و مهندسي دانشگاه ساري در سال kazemiparsa@sbu.ac.ir ۱۳۷۸ احراز نمود همچنين مدرك كارشناسي ارشد معماري كامپيوتر خود را از واحد علوم و تحقيقات حصارك اخذ نمود. وي در حال حاضر دانشجوي مقطع دكتراي معماري كامپيوتر واحد علوم و تحقيقات حصارک مي باشند. موضوعات مورد علاقه ايشان طراحي مدارهاي و بررسي كيفيت سرويس هاي شبكه مي باشد. الکترونيکي نامبرده عبارتست از: ا درس پست ghorbannia@sbu.ac.ir