Δ Ι Π Λ Ω Μ ΑΤ Ι Κ Η Ε Ρ ΓΑ Σ Ι Α

Α Ρ Ι Σ Τ Ο Τ Ε Λ Ε Ι Ο Π Α Ν Ε Π Ι Σ Τ Η Μ Ι Ο Θ Ε Σ Σ Α Λ Ο Ν Ι Κ Η Σ ΣΧΟΛΗ ΘΕΤΙΚΩΝ ΕΠΙΣΤΗΜΩΝ ΤΜΗΜΑ ΠΛΗΡΟΦΟΡΙΚΗΣ Δ Ι Π Λ Ω Μ ΑΤ Ι Κ Η Ε Ρ ΓΑ Σ Ι Α ΦΥΣΙΚΗ ΣΧΕΔΙΑΣΗ ΚΑΙ ΠΡΟΣΟΜΟΙΩΣΗ ΚΥΚΛΩΜΑΤΟΣ D FLIP-FLOP CMOS, ΤΕΧΝΟΛΟΓΙΑΣ 32 NM PHYSICAL DESIGN AND SIMULATION OF D FLIP-FLOP CMOS CIRCUIT IN 32 NM TECHNOLOGY ΠΑΝΑΓΙΩΤΗΣ-ΧΡΥΣΟΒΑΛΑΝΤΗΣ ΒΑΣΙΛΕΙΑΔΗΣ ΑΕΜ: 1596 ΕΠΙΒΛΕΠΩΝ ΚΑΘΗΓΗΤΗΣ: ΝΙΚΟΛΑΟΣ ΚΟΝΟΦΑΟΣ, ΑΝ.ΚΑΘΗΓΗΤΗΣ ΘΕΣΣΑΛΟΝΙΚΗ 2015

ΠΕΡΙΛΗΨΗ Ο σκοπός της εργασίας αυτής είναι: 1) Η εξοικείωση με ένα από τα βασικά είδη των Flip-Flops που αποτελούν θεμελιακά δομικά στοιχεία των ψηφιακών ηλεκτρονικών συστημάτων. 2) Η σχεδίαση και προσομοίωση του κυκλώματος D Flip-Flop CMOS VLSI σε επίπεδο layout. Για αυτό γίνεται η φυσική σχεδίαση και προσομοίωση ενός θετικά ακμοπυροδότητου D Flip-Flop τεχνολογίας 32 νανομέτρων (nm) στο λογισμικό Microwind 3.5. Στην πρώτη ενότητα γίνεται μια σύντομη εισαγωγή στα ακολουθιακά κυκλώματα και στα είδη των Flip-Flops και στη συνέχεια περιγράφεται το D Flip-Flop. Στη δεύτερη ενότητα γίνεται μια σύντομη εισαγωγή στην τεχνολογία CMOS, η οποία περιλαμβάνει περιγραφή της δομής του τρανζίστορ CMOS και επεξήγηση της λογικής λειτουργίας της τεχνολογίας. Στην τρίτη ενότητα παρουσιάζεται το περιβάλλον Microwind και γίνεται επίδειξη της χρήσης του στην κατασκευή και προσομοίωση τρανζίστορ και πυλών μέσω απλών παραδειγμάτων. Στην τέταρτη ενότητα γίνεται μια συνοπτική επεξήγηση της μεθοδολογίας σχεδίασης της λογικής CMOS, δίνεται το σχέδιο του θετικά ακμοπυροδότητου D Flip-Flop σε επίπεδο τρανζίστορ, περιγράφονται οι κανόνες και τα υλικά σχεδίασης και στη συνέχεια περιγράφονται αναλυτικά η σχεδίαση και προσομοίωση του θετικά ακμοπυροδότητου D Flip-Flop τεχνολογίας 32 nm στο περιβάλλον Microwind 3.5. Στην πέμπτη ενότητα αναλύονται τα αποτελέσματα της εργασίας μαζί με τα συμπεράσματα που προκύπτουν από την ανάλυση. Φυσική Σχεδίαση και Προσομοίωση Κυκλώματος D Flip-Flop CMOS, Σελίδα 2

ABSTRACT The aim of this project is: 1) The familiarization with one of the basic types of Flip-Flops which are the fundamental structural elements of digital electronic systems. 2) The design and simulation of D Flip-Flop CMOS VLSI circuit at layout level. That is why physical design and simulation of a positive edge-triggered D Flip-Flop is done in 32 nanometer (nm) technology using the software of Microwind 3.5. The first section is a brief introduction to sequential circuits and types of Flip-Flops and also D Flip-Flop is described in it. The second section is a brief introduction to CMOS technology, in which a description of the structure of CMOS transistors and a logical explanation of the technology is included. The third section presents the environment of Microwind. The use of Microwind in construction and simulation of transistors and gates is being demonstrated through simple examples. The fourth section includes a brief explanation of design methodology of CMOS logic, the design of the positive edge-triggered D Flip-Flop at transistor level, a description of the rules and design materials and also the details of the design and simulation of the positive edge-triggered D Flip-Flop in 32 nm technology using the environment of Microwind 3.5. The fifth section analyzes the results of this project along with the conclusions which are made by the analysis. Φυσική Σχεδίαση και Προσομοίωση Κυκλώματος D Flip-Flop CMOS, Σελίδα 3

ΠΕΡΙΕΧΟΜΕΝΑ ΠΕΡΙΛΗΨΗ... 2 ABSTRACT... 3 ΠΕΡΙΕΧΟΜΕΝΑ... 4 ΚΕΦΑΛΑΙΟ 1: Ακολουθιακά Κυκλώματα και D Flip-Flop... 5 1.1 Ακολουθιακά Κυκλώματα και Flip-Flops... 5 1.2 D Flip-Flop... 6 ΚΕΦΑΛΑΙΟ 2: Η Τεχνολογία CMOS... 7 2.1 Γενικά... 7 2.2 Δομή του Τρανζίστορ CMOS... 8 2.3 Δυαδικότητα και Λογική... 9 ΚΕΦΑΛΑΙΟ 3: Το Περιβάλλον Microwind... 10 3.1 Εισαγωγή... 10 3.2 Σχεδίαση Στοιχείων MOS και Εξαγωγή των Χαρακτηριστικών τους... 12 3.2.1 Σχεδίαση...13 3.2.2 Εξαγωγή Χαρακτηριστικών...16 3.3 Σχεδίαση και Προσομοίωση ενός Αντιστροφέα CMOS... 17 3.3.1 Ο Αντιστροφέας CMOS...17 3.3.2 Σχεδίαση των Στοιχείων MOS...18 3.3.3 Προσθήκη Τροφοδοσίας, Γείωσης και Επαφών...19 3.3.4 Δημιουργία Συνδέσεων, Προσθήκη n-πηγαδιού και Σήματος Εισόδου...20 3.3.5 Προσομοίωση Αντιστροφέα...21 3.4 Η Σειρά Μοντέλων BSIM... 22 ΚΕΦΑΛΑΙΟ 4: Σχεδίαση και Προσομοίωση του D Flip-Flop στο Περιβάλλον Microwind... 25 4.1 Μεθοδολογία Υλοποίησης Λογικών Συναρτήσεων στη Λογική CMOS... 25 4.2 Σχεδίαση του D Flip-Flop στο Microwind... 26 4.2.1 Κανόνες και Υλικά Σχεδίασης...27 4.2.2 Αναλυτική Σχεδίαση του D Flip-Flop στα 32 nm...29 4.3 Προσομοίωση του D Flip-Flop στο Microwind... 45 ΚΕΦΑΛΑΙΟ 5: Ανάλυση Αποτελεσμάτων και Συμπεράσματα... 48 ΒΙΒΛΙΟΓΡΑΦΙΑ... 51 Φυσική Σχεδίαση και Προσομοίωση Κυκλώματος D Flip-Flop CMOS, Σελίδα 4

ΚΕΦΑΛΑΙΟ 1: Ακολουθιακά Κυκλώματα και D Flip-Flop 1.1 Ακολουθιακά Κυκλώματα και Flip-Flops Τα ακολουθιακά κυκλώματα είναι μια κατηγορία ψηφιακών κυκλωμάτων [1] όπου οι έξοδοι εξαρτώνται όχι μόνο από τις τρέχουσες εισόδους, όπως γίνεται στα συνδυαστικά κυκλώματα, αλλά και από τα στοιχεία μνήμης που αυτά περιέχουν. Η μελέτη των ακολουθιακών κυκλωμάτων είναι σημαντική γιατί στην πράξη περιλαμβάνονται στα περισσότερα συστήματα. Υπάρχουν 2 βασικοί τύποι ακολουθιακών κυκλωμάτων: τα σύγχρονα και τα ασύγχρονα. Η συμπεριφορά των σύγχρονων ακολουθιακών κυκλωμάτων καθορίζεται από παλμούς ρολογιού σε διακριτές χρονικές στιγμές σε αντίθεση με τα ασύγχρονα που επηρεάζονται από τη σειρά αλλαγών των σημάτων εισόδου ανά πάσα στιγμή (σε συνεχή χρόνο). Πιο συγκεκριμένα, τα στοιχεία μνήμης που χρησιμοποιούνται στα σύγχρονα ακολουθιακά κυκλώματα με ρολόι ονομάζονται Flip-Flops και αποτελούν τα θεμελιακά δομικά στοιχεία στα ψηφιακά ηλεκτρονικά συστήματα υπολογιστών και επικοινωνιών (πχ καταχωρητές, απαριθμητές, μνήμες ram). Τα πιο συνηθισμένα είδη Flip-Flops είναι: RS Flip-Flop D Flip-Flop JK Flip-Flop T Flip-Flop Φυσική Σχεδίαση και Προσομοίωση Κυκλώματος D Flip-Flop CMOS, Σελίδα 5

1.2 D Flip-Flop Το Data ή Delay Flip-Flop ή αλλιώς D Flip-Flop είναι είτε θετικά, είτε αρνητικά ακμοπυροδότητο. Δηλαδή, η τιμή της εισόδου D μεταφέρεται στην έξοδο Q μόνο στη μετάβαση του σήματος ρολογιού από το 0 στο 1 στο θετικά ακμοπυροδότητο ή από το 1 στο 0 στο αρνητικά ακμοπυροδότητο. Επίσης, όταν το σήμα εισόδου RST (RESET) είναι 1, η έξοδος Q γίνεται πάντα 0. Παρακάτω, στον Πίνακα 1.2.1 φαίνονται οι λογικές ιδιότητες του θετικά ακμοπυροδότητου D Flip-Flop (με RST ορίζεται η κατάσταση εξαναγκασμένου μηδενισμού, με Q ορίζεται η τρέχουσα κατάσταση, δηλαδή η κατάσταση πριν από την επόμενη θετική μετάβαση του ρολογιού, ενώ με Q next ορίζεται η επόμενη κατάσταση, δηλαδή η κατάσταση μετά από τη συγκεκριμένη μετάβαση). Clock D Qnext RST Rising edge 0 0 0 Rising edge 1 1 0 Non-Rising X Q 0 X X 0 1 Πίνακας 1.2.1: Πίνακας Αληθείας του θετικά ακμοπυροδότητου D Flip-Flop Ακολουθεί το γραφικό σύμβολο του θετικά ακμοπυροδότητου D Flip-Flop στην Εικόνα 1.2.2 (το τριγωνικό σύμβολο σημαίνει ότι η είσοδος του σήματος ρολογιού είναι δυναμική και δηλώνει πως το Flip-Flop αποκρίνεται στις μεταβάσεις του παλμού ρολογιού, το συγκεκριμένο στη θετική). Εικόνα 1.2.2: Γραφικό σύμβολο του θετικά ακμοπυροδότητου D Flip-Flop Φυσική Σχεδίαση και Προσομοίωση Κυκλώματος D Flip-Flop CMOS, Σελίδα 6

2.1 Γενικά ΚΕΦΑΛΑΙΟ 2: Η Τεχνολογία CMOS Η τεχνολογία CMOS (Complementary Metal-Oxide-Semiconductor) είναι μια τεχνολογία κατασκευής ολοκληρωμένων κυκλωμάτων που χρησιμοποιείται ευρέως σε επεξεργαστές, μικροελεγκτές, στατική RAM και άλλα ψηφιακά αλλά και αναλογικά κυκλώματα. Η πατέντα για την τεχνολογία CMOS κατοχυρώθηκε από τον Frank Wanlass το 1967. Η τυπική ψηφιακή σχεδίαση των τρανζίστορ CMOS χρησιμοποιεί συμπληρωματικά και συμμετρικά ζεύγη από MOSFETs p-τύπου (PMOS) και n- τύπου (NMOS) για την υλοποίηση λογικών συναρτήσεων. Τα εμπορικά προϊόντα CMOS είναι ολοκληρωμένα κυκλώματα που αποτελούνται από εκατομμύρια τρανζίστορ και των δύο τύπων, τυπωμένα σε πλακέτες πυριτίου από 10 έως 400 τετραγωνικά χιλιοστόμετρα. Δύο σημαντικά χαρακτηριστικά των συσκευών CMOS είναι η υψηλή ανοχή στο θόρυβο και η χαμηλή στατική κατανάλωση ισχύος. Επειδή το ένα τρανζίστορ του ζεύγους είναι πάντα σε κατάσταση αποκοπής (off), η διάταξη καταναλώνει σημαντική ποσότητα ισχύος μόνο στιγμιαία κατά τη διάρκεια μετάβασης μεταξύ των καταστάσεων on και off. Επίσης, η τεχνολογία CMOS αποφέρει υψηλή πυκνότητα λογικών συναρτήσεων που μπορούν να υλοποιηθούν σε ένα chip. Αυτός ήταν και ο κύριος λόγος που έγινε η πιο δημοφιλής τεχνολογία στην κατασκευή των Chips Πολύ Μεγάλης Κλίμακας Ολοκλήρωσης (VLSI). Από το 1976 μέχρι σήμερα, με την τεχνολογία CMOS έχουν κατασκευαστεί οι επεξεργαστές με την καλύτερη απόδοση ανά watt. [2-4] Φυσική Σχεδίαση και Προσομοίωση Κυκλώματος D Flip-Flop CMOS, Σελίδα 7

2.2 Δομή του Τρανζίστορ CMOS Τα κυκλώματα CMOS είναι κατασκευασμένα με τέτοιο τρόπο ώστε κάθε τρανζίστορ PMOS να παίρνει είσοδο είτε από την πηγή τροφοδοσίας είτε από ένα άλλο τρανζίστορ PMOS. Αντίστοιχα κάθε τρανζίστορ NMOS παίρνει είσοδο είτε από τη γείωση είτε από ένα άλλο τρανζίστορ NMOS. Στο τρανζίστορ PMOS, όταν εφαρμόζεται χαμηλή τάση στην πύλη (gate), δημιουργείται χαμηλή αντίσταση μεταξύ της πηγής (source) και της υποδοχής (drain), ενώ όταν εφαρμόζεται υψηλή τάση δημιουργείται αντίστοιχα υψηλή αντίσταση. Στο τρανζίστορ NMOS, αντίθετα, όταν εφαρμόζεται χαμηλή τάση στην πύλη, δημιουργείται υψηλή αντίσταση μεταξύ της πηγής και υποδοχής, ενώ όταν εφαρμόζεται υψηλή τάση, δημιουργείται χαμηλή αντίσταση. Οι τάσεις τροφοδοσίας και γείωσης συμβολίζονται ως VDD και VSS αντίστοιχα. Στην τεχνολογία CMOS υλοποιείται κάθε τρανζίστορ NMOS μαζί με ένα τρανζίστορ PMOS και ενώνονται μεταξύ τους οι πύλες και οι υποδοχές τους. Υψηλή τάση στις πύλες έχει ως αποτέλεσμα το NMOS να άγει και το PMOS να είναι σε αποκοπή, ενώ μια χαμηλή τάση προκαλεί το αντίστροφο. Αυτή η διάταξη μειώνει κατά πολύ την καταναλωση ισχύος και την αύξηση της θερμοκρασίας στο κύκλωμα. Παρ όλα αυτά, κατά τη διάρκεια μετάβασης των τρανζίστορ από τη μια κατάσταση στην άλλη προκαλείται μια σύντομη άνοδος στην κατανάλωση ισχύος, γεγονός που αποτελεί σοβαρό ζήτημα σε υψηλές συχνότητες. [2-4] Εικόνα 2.2.1: Το τρανζίστορ CMOS Φυσική Σχεδίαση και Προσομοίωση Κυκλώματος D Flip-Flop CMOS, Σελίδα 8

2.3 Δυαδικότητα και Λογική Η δυαδικότητα μεταξύ των τρανζίστορ NMOS και PMOS είναι ένα πολύ σημαντικό χαρακτηριστικό της τεχνολογίας CMOS. Ένα κύκλωμα CMOS φτιάχνεται με τέτοιο τρόπο, ώστε πάντα να υπάρχει αγώγιμο μονοπάτι από την έξοδο προς την τροφοδοσία ή τη γείωση. Για να επιτευχθεί αυτό, το σύνολο όλων των μονοπατιών στην τροφοδοσία πρέπει να είναι συμπλήρωμα του συνόλου των μονοπατιών στη γείωση. Λόγω της λογικής που βασίζεται στους νόμους του De Morgan, για τα τρανζίστορ PMOS σε παράλληλη σύνδεση υπάρχουν αντίστοιχα τρανζίστορ NMOS σε σειρά, ενώ για τα τρανζίστορ PMOS σε σειρά υπάρχουν αντίστοιχα τρανζίστορ NMOS σε παράλληλη σύνδεση. Για πολύπλοκες λογικές συναρτήσεις που περιλαμβάνουν πύλες AND και OR, απαιτείται έλεγχος των μονοπατιών μεταξύ των πυλών ώστε να αναπαρασταθεί η λογική. Όταν ένα μονοπάτι αποτελείται από δύο τρανζίστορ σε σειρά, και τα δύο τρανζίστορ πρέπει να έχουν χαμηλή αντίσταση στην αντίστοιχη τάση εισόδου για να υλοποιήσουν μια λογική πράξη AND. Όταν ένα μονοπάτι αποτελείται από δύο τρανζίστορ σε παράλληλη σύνδεση, ένα από τα δύο ή και τα δύο τρανζίστορ πρέπει να έχουν χαμηλή αντίσταση ώστε να συνδέσουν την τάση εισόδου με την έξοδο και να υλοποιήσουν μια λογική πράξη OR. Στα δεξιά (Εικόνα 2.3.1) φαίνεται μια πύλη NAND σε λογική CMOS. Εάν οι είσοδοι Α και Β είναι σε υψηλή τάση, τότε τα δυο τρανζίστορ NMOS (κάτω μισό του διαγράμματος) άγουν, τα δυο τρανζίστορ PMOS (πάνω μισό του διαγράμματος) βρίσκονται σε αποκοπή και τελικά δημιουργείται ένα αγώγιμο μονοπάτι μεταξύ της εξόδου (Out) και της γείωσης (VSS) με τελικό αποτέλεσμα χαμηλή έξοδο. Όταν μια από τις εξόδους Α και Β είναι σε χαμηλή τάση, ένα από τα τρανζίστορ NMOS αποκόπτεται και ένα από τα τρανζίστορ PMOS άγει ρεύμα, οπότε δημιουργείται ένα αγώγιμο μονοπάτι μεταξύ της εξόδου και της τροφοδοσίας (VDD) με τελικό αποτέλεσμα υψηλή έξοδο. [2-4] Εικόνα 2.3.1: Πύλη NAND CMOS Φυσική Σχεδίαση και Προσομοίωση Κυκλώματος D Flip-Flop CMOS, Σελίδα 9

ΚΕΦΑΛΑΙΟ 3: Το Περιβάλλον Microwind 3.1 Εισαγωγή Το πρόγραμμα Microwind είναι ένα φιλικό προς το χρήστη εργαλείο επεξεργασίας και εξομοίωσης κυκλωμάτων CMOS για σχεδίαση σε λογικό επίπεδο και σε επίπεδο διάταξης (layout). Η κατασκευή του περιβάλλοντος αυτού χρειάστηκε περίπου οχτώ χρόνια για να ολοκληρωθεί και ο δημιουργός του είναι ο Γάλλος Sicard Etienne. Το Microwind είναι διαθέσιμο ελεύθερα για εκπαιδευτικούς σκοπούς, καθώς συγκεντρώνει ένα σύνολο χαρακτηριστικών και εργαλείων που προσφέρουν εξοικείωση με όλα τα βήματα της σχεδίασης και εξομοίωσης ενός κυκλώματος. Εικόνα 3.1.1: Το περιβάλλον του Microwind Φυσική Σχεδίαση και Προσομοίωση Κυκλώματος D Flip-Flop CMOS, Σελίδα 10

Το Microwind επιτρέπει στο χρήστη να ζωγραφίσει τη διάταξη του κυκλώματος που επιθυμεί χρησιμοποιώντας μια παλέτα (Εικόνα 3.1.2) που περιέχει όλες τις δυνατές επιστρώσεις που χρησιμοποιούνται στην κατασκευή μικροηλεκτρονικών διατάξεων και κυκλωμάτων. Εικόνα 3.1.2: Η παλέτα του Microwind Επίσης, υπάρχει η δυνατότητα να χρησιμοποιήθεί στη σχεδίαση μια έτοιμη συσκευή και να διασυνδεθεί εύκολα και γρήγορα στο υπόλοιπο κύκλωμα. Αφού ολοκληρωθεί η δημιουργία του κυκλώματος, επέρχεται η φάση της εξομοίωσης για την επαλήθευση της ορθής λειτουργίας του κυκλώματος. Φυσική Σχεδίαση και Προσομοίωση Κυκλώματος D Flip-Flop CMOS, Σελίδα 11

Το Microwind προσφέρει τη δυνατότητα επιλογής του μοντέλου εξομοίωσης που χρησιμοποιείται μέσα από τρία μοντέλα: το μοντέλο επιπέδου 1, το μοντέλο επιπέδου 3 και το πιο πρόσφατο BSIM 4. Όσον αφορά το BSIM 4, το οποίο είναι ένα μοντέλο με πάνω από εξακόσιες παραμέτρους για το MOSFET, προσφέρεται μια απλοποιημένη εκδοχή χρήσης του με είκοσι βασικές παραμέτρους. Η εξομοίωση ελέγχεται από ιδιότητες (γειώσεις, ρεύματα, ρολόγια κλπ) τα οποία τοποθετούνται απευθείας πάνω στο σχέδιο. Υπάρχει επίσης η δυνατότητα για επισκόπηση του κυκλώματος σε δύο ή τρεις διαστάσεις. Παρόλο που το Microwind δεν υποστηρίζει τη σχεδίαση ιδιαίτερα πολύπλοκων κυκλωμάτων και δεν συμπεριλαμβάνει όλες τις πιθανές τεχνολογικές επιλογές και κατευθύνσεις, αποτελεί μια άριστη λύση για γρήγορη επεξεργασία κυκλωμάτων CMOS, για αξιόπιστη εκτίμηση λειτουργικότητας και απόδοσης και φυσικά για δημιουργία μικρού μεγέθους πρωτότυπων κυκλωμάτων. Με το Microwind μπορούν, τέλος, να γίνουν πολύ εύκολα συγκρίσεις ανάμεσα στις διαφορετικές τεχνολογίες σχεδίασης από 1.2 μm μέχρι και 50 nm εξομοιώνοντας την λειτουργία ενός κυκλώματος στην επιθυμητή τεχνολογία απλώς με την αλλαγή της αντίστοιχης παραμέτρου. [2][5] 3.2 Σχεδίαση Στοιχείων MOS και Εξαγωγή των Χαρακτηριστικών τους Εκτελώντας το Microwind ανοίγει το κυρίως παράθυρο, το οποίο αποτελείται από τέσσερα άλλα παράθυρα: το κυρίως μενού, το παράθυρο σχεδίασης, το παράθυρο εικονιδίων και το παράθυρο της παλέτας με τις επιστρώσεις. Στην κάτω δεξιά θέση του παραθύρου φαίνεται η τεχνολογία σχεδίασης που ακολουθείται. Η προεπιλεγμένη τεχνολογία είναι στα 120 nm. Το παράθυρο σχεδίασης είναι οργανωμένο σαν ένα πλέγμα από κουκίδες, τοποθετημένες σε απόσταση λ (λάμδα) μεταξύ τους. Η τιμή του λ είναι όσο το μισό από την τεχνολογία λιθογραφίας που χρησιμοποιούμε. Άρα στα 120 nm το λάμδα είναι 60 nm. Φυσική Σχεδίαση και Προσομοίωση Κυκλώματος D Flip-Flop CMOS, Σελίδα 12

3.2.1 Σχεδίαση Για τη σχεδίαση ενός στοιχείου ΝMOS ακολουθούνται τα παρακάτω βήματα: 1) Επιλέγεται από την παλέτα το πολυπυρίτιο (polysilicon) και σχεδιάζεται μια κάθετη λωρίδα. 2) Επιλέγεται από την παλέτα η n-διάχυση (n-diffusion) και σχεδιάζεται ένα παραλληλόγραμμο που τέμνεται με την λωρίδα πολυπυριτίου. Η περιοχή τομής πολυπυριτίου και διάχυσης είναι το κανάλι του στοιχείου NMOS. Εικόνα 3.2.1.1: Ένα στοιχείο NMOS Φυσική Σχεδίαση και Προσομοίωση Κυκλώματος D Flip-Flop CMOS, Σελίδα 13

Για τη σχεδίαση ενός στοιχείου PMOS ακολουθούνται τα παρακάτω βήματα: 1) Επιλέγεται από την παλέτα το πολυπυρίτιο (polysilicon) και σχεδιάζεται μια κάθετη λωρίδα. 2) Επιλέγεται από την παλέτα η p-διάχυση (p-diffusion) και σχεδιάζεται ένα παραλληλόγραμμο που τέμνεται με την λωρίδα πολυπυριτίου. Η περιοχή τομής πολυπυριτίου και διάχυσης είναι το κανάλι του στοιχείου PMOS. 3) Επιλέγεται από την παλέτα το n-πηγάδι (n-well) και σχεδιάζεται ένα ορθογώνιο που περιβάλλει το MOSFET. Το βήμα αυτό είναι απαραίτητο διότι το στοιχείο PMOS πρέπει να βρίσκεται πάνω σε ένα n-υπόστρωμα για να λειτουργήσει σωστά. Εικόνα 3.2.1.2: Ένα στοιχείο PMOS Φυσική Σχεδίαση και Προσομοίωση Κυκλώματος D Flip-Flop CMOS, Σελίδα 14

Όπως αναφέρθηκε στην ενότητα 1, στην τεχνολογία CMOS έχουμε ζεύγη από στοιχεία NMOS και PMOS, οπότε στο Layout των κυκλωμάτων CMOS βολεύει να τοποθετείται ένα n-mosfet και το αντίστοιχό του p-mosfet στην ίδια λωρίδα πολυπυριτίου. Επίσης, συνηθίζεται να τοποθετούνται πολλά MOSFETs σε ένα ορθογώνιο n- ή p-διάχυσης. Μια τέτοια διάταξη φαίνεται στην παρακάτω εικόνα: Εικόνα 3.2.1.3: Διάταξη από 5 στοιχεία NMOS και 5 στοιχεία PMOS Μέσω αγωγών μετάλλου τα MOSFETs μπορούν να συνδεθούν κατάλληλα μεταξύ τους ή/και με πηγές τάσης για την υλοποίηση λογικών συναρτήσεων. Φυσική Σχεδίαση και Προσομοίωση Κυκλώματος D Flip-Flop CMOS, Σελίδα 15

3.2.2 Εξαγωγή Χαρακτηριστικών Από το menu του Microwind επιλέγεται Simulate MOS Characteristics και στη συνέχεια επιλέγεται κάποιο MOS στοιχείο κάνοντας click στην αντίστοιχη περιοχή τομής πολυπυριτίου και διάχυσης (το κανάλι του δηλαδή). Επιλέγεται το NMOS της Εικόνας 3.2.1.1. Εμφανίζεται το παρακάτω παράθυρο, στο οποίο αναπαρίσταται η Id/Vd εξομοίωση του NMOS που έχει σχεδιαστεί. Εικόνα 3.2.2.1: Εξαγωγή χαρακτηριστικών στοιχείου NMOS Στο παράθυρο αυτό δίνονται πάρα πολλές δυνατότητες: μπορούν να αλλάξουν τα μεγέθη του NMOS, η θερμοκρασία λειτουργίας, να εμφανιστεί όποια άλλη γραφική παράσταση επιθυμεί ο χρήστης σχετική με το στοιχείο, να αλλαχθεί η συσκευή σε PMOS, να αλλαχθεί το μοντέλο με το οποίο έγινε η εξομοίωση, να αλλαχθούν στη συνέχεια οι παράμετροι του μοντέλου, να πειραχθούν τα δυναμικά που επηρεάζουν τη λειτουργία των τρανζίστορ και να παρατηρούνται συνεχώς οι επιδράσεις που θα έχουν οι αλλαγές αυτές στη γραφική παράσταση. Φυσική Σχεδίαση και Προσομοίωση Κυκλώματος D Flip-Flop CMOS, Σελίδα 16

3.3 Σχεδίαση και Προσομοίωση ενός Αντιστροφέα CMOS Θα δειχθεί βήμα προς βήμα η σχεδίαση και προσομοίωση του layout ενός αντιστροφέα CMOS στα 120 nm, ο οποίος θα χρησιμοποιηθεί στην κατασκευή του D Flip-Flop στην τέταρτη ενότητα. 3.3.1 Ο Αντιστροφέας CMOS Ο αντιστροφέας CMOS που θα υλοποιηθεί φαίνεται δεξιά (Εικόνα 3.3.1.1) και αποτελείται από ένα n-mosfet και ένα p-mosfet συνδεδεμένα σε σειρά. Η είσοδος In του κυκλώματος τροφοδοτείται και στα δυο MOSFETs. To πάνω άκρο του p-mosfet συνδέεται στην τροφοδοσία και το κάτω άκρο του n-mosfet συνδέεται στη γείωση. Εικόνα 3.3.1.1: Αντιστροφέας CMOS To κάτω άκρο του p-mosfet και το πάνω άκρο του n-mosfet συνδέονται μεταξύ τους και αυτός ο κόμβος αποτελεί την αντεστραμμένη έξοδο Out. Φυσική Σχεδίαση και Προσομοίωση Κυκλώματος D Flip-Flop CMOS, Σελίδα 17

3.3.2 Σχεδίαση των Στοιχείων MOS 1) Επιλέγεται από την παλέτα το πολυπυρίτιο (polysilicon) και σχεδιάζεται μια κάθετη λωρίδα πάχους 2λ. 2) Επιλέγεται από την παλέτα η p-διάχυση (p-diffusion) και σχεδιάζεται ένα παραλληλόγραμμο πλάτους 10λ που τέμνεται με την λωρίδα πολυπυριτίου. 3) Επιλέγεται από την παλέτα η n-διάχυση (n-diffusion) και σχεδιάζεται ένα παραλληλόγραμμο πλάτους 6λ που τέμνεται με την λωρίδα πολυπυριτίου. Εικόνα 3.3.2.1: Σχεδίαση αντιστροφέα (1) Φυσική Σχεδίαση και Προσομοίωση Κυκλώματος D Flip-Flop CMOS, Σελίδα 18

3.3.3 Προσθήκη Τροφοδοσίας, Γείωσης και Επαφών 1) Επιλέγεται από την παλέτα το μέταλλο 1 (metal1) και σχεδιάζονται δυο αγωγοί πλάτους 4λ πάνω και κάτω από τα MOSFETs. 2) Επιλέγεται από την παλέτα η n-επαφή (n-contact) και τοποθετούνται 3 από αυτές, μια στον επάνω αγωγό όπου θα τοποθετηθεί η VDD και 2 στα άκρα του n-mosfet. 3) Επιλέγεται από την παλέτα η p-επαφή (p-contact) και τοποθετούνται 3 από αυτές, μια στον κάτω αγωγό όπου θα τοποθετηθεί η VSS και 2 στα άκρα του p-mosfet. 4) Επιλέγεται από την παλέτα η VDD (τροφοδοσία) και τοποθετείται στη n-επαφή στον πάνω αγωγό. Επιλέγεται στη συνέχεια η VSS (γείωση) και τοποθετείται στην p-επαφή στον κάτω αγωγό. Εικόνα 3.3.3.1: Σχεδίαση αντιστροφέα (2) Φυσική Σχεδίαση και Προσομοίωση Κυκλώματος D Flip-Flop CMOS, Σελίδα 19

3.3.4 Δημιουργία Συνδέσεων, Προσθήκη n-πηγαδιού και Σήματος Εισόδου 1) Συνδέεται με μέταλλο 1 το αριστερό άκρο του p-mosfet στην τροφοδοσία VDD και το αριστερό άκρο του n-mosfet στη γείωση VSS. 2) Συνδέονται με μέταλλο 1 τα δεξιά άκρα των MOSFETs μεταξύ τους και αυτός ο αγωγός αποτελεί την έξοδο του αντιστροφέα. 3) Επιλέγεται από την παλέτα το n-πηγάδι (nwell) και σχεδιάζεται ένα ορθογώνιο που περιβάλλει το p-mosfet με πλάτος τουλάχιστον 6λ και την VDD με πλάτος τουλάχιστον 2λ. 4) Επιλέγεται από την παλέτα ο παλμός ρολογιού (clock), τοποθετείται πάνω στη λωρίδα πολυπυριτίου και του δίνεται το όνομα In. Ως ρυθμίσεις στον παλμό αφήνουμε τις προεπιλεγμένες για τα 120 nm. 5) Επιλέγεται από το menu Add text to layout και δίνεται η επιγραφή Out στην έξοδο του αντιστροφέα. Εικόνα 3.3.4.1: Tελικό layout αντιστροφέα Φυσική Σχεδίαση και Προσομοίωση Κυκλώματος D Flip-Flop CMOS, Σελίδα 20

3.3.5 Προσομοίωση Αντιστροφέα Από το menu του Microwind επιλέγεται: Simulate Run Simulation Voltage VS time Το αποτέλεσμα που λαμβάνεται είναι το παρακάτω: Εικόνα 3.3.5.1: Προσομοίωση αντιστροφέα Μπορεί εύκολα να διαπιστωθεί ότι ο αντιστροφέας λειτουργεί σωστά. Όταν η είσοδος In βρίσκεται σε υψηλή τάση (λογικό 1), η έξοδος βρίσκεται σε χαμηλή τάση (λογικό 0) και αντίστροφα. Φυσική Σχεδίαση και Προσομοίωση Κυκλώματος D Flip-Flop CMOS, Σελίδα 21

Επίσης, στα δεξιά της εικόνας παρατηρείται ότι P = 2.555 μw, που είναι η κατανάλωση ισχύος του αντιστροφέα. Πέρα από την Voltage vs Time υπάρχουν κι άλλες επιλογές διαγράμματος προσομοίωσης που φαίνονται κάτω αριστερά στην εικόνα. Στο δεξί τμήμα του παραθύρου της προσομοίωσης υπάρχουν διάφορες παράμετροι που μπορούν να ρυθμιστούν, όπως για παράδειγμα: Time scale (ns): Το χρονικό διάστημα εκτέλεσης της προσομοίωσης Step (ps): Το υπολογιστικό βήμα της προσομοίωσης. Όσο μικραίνει το βήμα, γίνεται πιο αργή η προσομοίωση αλλά και πιο ακριβής. Στην παρούσα εργασία χρησιμοποιείται πάντα η προεπιλεγμένη τιμή για την εκάστοτε τεχνολογία. Checkboxes για εμφάνιση επιπρόσθετων χαρακτηριστικών πάνω στο διάγραμμα τάσης/χρόνου όπως πχ συχνότητες, καθυστερήσεις κλπ. Γενικώς, το Microwind παρέχει πληθώρα επιλογών και δυνατοτήτων στην προσομοίωση των κυκλωμάτων. 3.4 Η Σειρά Μοντέλων BSIM Τα αρχικά BSIM προέρχονται από τις λέξεις Berkeley Short-channel IGFET Model. Συχνά το πρώτο μοντέλο της σειράς BSIM αναφέρεται και ως επίπεδο 4. Ένα από τα σημαντικότερα χαρακτηριστικά του μοντέλου αυτού είναι ότι δίνει λιγότερη έμφαση στην ακριβή φυσική διατύπωση του τρανζίστορ MOS, ενώ παράλληλα βασίζεται σε σχετικά λίγες και απλές παραμέτρους, οι οποίες εξάγονται από πειραματικά δεδομένα (είναι δηλαδή εμπειρικές). Σημαντικό χαρακτηριστικό είναι επίσης το ότι οι εξισώσεις που χρησιμοποιούνται για την διαχείριση των διάφορων φυσικών αποτελεσμάτων του MOSFET είναι πολυωνυμικές. Φυσική Σχεδίαση και Προσομοίωση Κυκλώματος D Flip-Flop CMOS, Σελίδα 22

Αυτή η αντιμετώπιση σε γενικές γραμμές επιτυγχάνει βελτιωμένη συμπεριφορά στην εξομοίωση των κυκλωμάτων σε σχέση με τα προηγούμενα μοντέλα, παρόλο που η ακρίβεια των αποτελεσμάτων υποβιβάζεται στα FETs τεχνολογίας κάτω από ένα μικρό (μm). Επιπρόσθετα, ο πολυωνυμικός χαρακτήρας των εξισώσεων στο μοντέλο BSIM μπορεί να έχει μέτρια συμπεριφορά προκαλώντας αρνητική αγωγιμότητα στη έξοδο και προβλήματα στη σύγκλιση. Το BSIM 2 είναι μια προέκταση του BSIM με ορισμένες τροποποιήσεις που το κάνουν κατάλληλο για σχεδιασμό αναλογικών κυκλωμάτων. Παρόλο που το BSIM 2 παρουσιάζει σημαντικές βελτιώσεις σε σχέση με το BSIM σε θέματα ακρίβειας και σύγκλισης μεταξύ πειραματικών αποτελεσμάτων και αποτελεσμάτων του μοντέλου, εξακολουθεί να γίνεται κερματισμός της λειτουργίας του MOSFET σε διάφορες περιοχές. Αυτό οδηγεί σε ασυνέχεια των αποτελεσμάτων στην πρώτη παράγωγο των χαρακτηριστικών I-V και C-V, γεγονός που μπορεί να οδηγήσει σε αριθμητικά προβλήματα κατά την εξομοίωση. Το BSIM 3 με τη βοήθεια ορισμένων συναρτήσεων επιτυγχάνει την εξομάλυνση της κατάστασης που αναφέρθηκε παραπάνω για το μοντέλο BSIM 2 υιοθετώντας μια ενιαία εξίσωση για την περιγραφή των χαρακτηριστικών του τρανζίστορ MOS στις διάφορες περιοχές λειτουργίας. Με αυτόν τον τρόπο εξαλείφεται η ασυνέχεια στις χαρακτηριστικές I-V και C-V. Πρέπει επίσης να αναφερθεί ότι το BSIM 3 έχει εξελιχθεί μέσα από τρεις εκδόσεις, τις: BSIM 3v1, BSIM 3v2 και BSIM 3v3. Οι πρώτες δύο αντιμετώπισαν πολλά μαθηματικά προβλήματα και έχουν αντικατασταθεί από την τρίτη έκδοση BSIM 3v3. Η τελευταία ανανέωση στα μοντέλα BSIM έγινε με το BSIM 4. To BSIM 4 βγήκε το έτος 2000, θεωρείται μοντέλο επιπέδου 14 και έχει να προσφέρει αρκετές βελτιώσεις σε σχέση με το BSIM 3. Οι βελτιώσεις αυτές δεν αφορούν μόνο τα συνήθη προβλήματα με τη μοντελοποίηση της χαρακτηριστικής I-V του τρανζίστορ, αλλά και με τη μοντελοποίηση του θορύβου του τρανζίστορ και με την ενσωμάτωση διαφόρων εξωτερικών παρασίτων. Το BSIM 4 εξακολουθεί να χρησιμοποιεί τις περιοχές λειτουργίας παλαιοτέρων επιπέδων (γραμμική για χαμηλό V ds, κορεσμού για υψηλό V ds και υποκατωφλιού για V gs <V t ), αλλά πλέον η συνέχεια μεταξύ των περιοχών είναι εξαιρετική. Φυσική Σχεδίαση και Προσομοίωση Κυκλώματος D Flip-Flop CMOS, Σελίδα 23

Ο αριθμός των παραμέτρων που ορίζονται στο μοντέλο BSIM 4 φτάνει τις 300. Η ακρίβεια και η επάρκεια που χαρακτηρίζουν το μοντέλο BSIM το κατέστησαν ένα από τα πιο δημοφιλή μοντέλα του MOSFET στο SPICE σήμερα, ιδιαίτερα στην βιομηχανία της μικροηλεκτρονικής. Οι τελευταίες εκδόσεις του BSIM, με τελευταία αυτή του BSIM 4, χρησιμοποιούνται ευρέως από πολλές εταιρείες κατασκευής ημιαγωγικών μικροδιατάξεων για την ακριβή μοντελοποίηση της ηλεκτρικής συμπεριφοράς των MOSFET τεχνολογίας κάτω του 1 μm. [2][6] Εικόνα 3.4.1: Ορισμένες από τις σημαντικότερες παραμέτρους του μοντέλου BSIM 4 και ενδεικτικές τιμές για NMOS και PMOS τεχνολογίας 0.12 μm Φυσική Σχεδίαση και Προσομοίωση Κυκλώματος D Flip-Flop CMOS, Σελίδα 24

ΚΕΦΑΛΑΙΟ 4: Σχεδίαση και Προσομοίωση του D Flip-Flop στο Περιβάλλον Microwind Σε αυτή την ενότητα θα γίνει μια συνοπτική επεξήγηση της μεθοδολογίας σχεδίασης της λογικής CMOS, καθώς και η φυσική σχεδίαση και προσομοίωση ενός θετικά ακμοπυροδότητου D Flip-Flop τεχνολογίας 32 nm με τη χρήση του προγράμματος Microwind 3.5. 4.1 Μεθοδολογία Υλοποίησης Λογικών Συναρτήσεων στη Λογική CMOS Η μεθοδολογία συνοψίζεται στους παρακάτω κανόνες: 1) Βρίσκεται το συμπλήρωμα της συνάρτησης που θα υλοποιηθεί. 2) Με βάση τη σχέση αυτή σχεδιάζεται το Ν-block της συνάρτησης με βάση τους εξής κανόνες: i) Η λογική πράξη AND αντιστοιχεί σε σειρά σύνδεση των transistor. ii) Η λογική πράξη OR αντιστοιχεί σε παράλληλη σύνδεση των transistor. 3) Βρίσκεται ένα μονοπάτι στο Ν-block που να περνάει από όλα τα transistor (μονοπάτι Euler). Σημειώνεται η σειρά με την οποία σαρώνονται τα transistor. 4) Βρίσκεται ένα μονοπάτι στο P-block που να σαρώνει όλα τα transistor με την ίδια σειρά. Αν αυτό δεν είναι δυνατόν γίνεται επιστροφή στο βήμα 3 και καθορίζεται ένα διαφορετικό μονοπάτι. 5) Σχεδιάζεται το layout. [7] Φυσική Σχεδίαση και Προσομοίωση Κυκλώματος D Flip-Flop CMOS, Σελίδα 25

4.2 Σχεδίαση του D Flip-Flop στο Microwind Επιλέχθηκε η υλοποίηση Master-Slave Edge-Triggered Flip-Flop Clocked CMOS για τη σχεδίαση του θετικά ακμοπυροδότητου D Flip-Flop. [8] Το σχέδιο των τρανζίστορ για την υλοποίηση αυτή σε λογική CMOS δίνεται παρακάτω στην Εικόνα 4.2.1 και χρησιμοποιεί συνολικά 10 τρανζίστορ: 2 τρανζίστορ ο αντιστροφέας (1 NMOS, 1 PMOS) και 8 τρανζίστορ το υπόλοιπο κύκλωμα (4 NMOS, 4 PMOS). Το κύκλωμα Master αποτελείται από τα τρανζίστορ P1, P2, N1, N2 ενώ το κύκλωμα Slave από τα P3, P4, N3, N4. [9] Εικόνα 4.2.1: Master-Slave Edge-Triggered Flip-Flop Clocked CMOS σε επίπεδο τρανζίστορ Λαμβάνοντας υπόψιν τη μεθοδολογία της υποενότητας 4.1, κατασκευάστηκε στο Microwind το ζητούμενο layout. Θα δειχθεί βήμα προς βήμα η σχεδίαση του για την τεχνολογία 32 nm. Φυσική Σχεδίαση και Προσομοίωση Κυκλώματος D Flip-Flop CMOS, Σελίδα 26

4.2.1 Κανόνες και Υλικά Σχεδίασης Τα υλικά που χρησιμοποιήθηκαν για την κατασκευή του είναι: Πολυπυρίτιο [polysilicon] (κόκκινο) N+ Διάχυση [N+ Diffusion] (πράσινο) P+ Διάχυση [P+ Diffusion] (καφέ) Μέταλλο 1 [Metal 1] (μπλε) Μέταλλο 2 [Metal 2] (σκούρο μπλε) Επαφή N+ Διάχυσης/Μετάλλου 1 [Contact N+ diff/metal 1] Επαφή P+ Διάχυσης/Μετάλλου 1 [Contact P+ diff/metal 1] Επαφή Μετάλλου 1/Μετάλλου 2 [Contact Metal 1/Metal 2] Επαφή Μετάλλου/Πολυπυριτίου [Contact Metal/polysilicon] (ροζ) N Πηγάδι [N Well] (πράσινο περίγραμμα με κουκκίδες) Τάση Τροφοδοσίας [Vdd+ Vdd Supply] Τάση Γείωσης [Vss- Ground] Ψηφιακά σήματα εισόδου [Digital input signals Add a clock, Visible node/pwl] (clock, D) Ψηφιακά σήματα εξόδου [Digital output signals Visible node] (clockbar, QM, Q) Οι κανόνες σχεδίασης για τα 32 nm εμφανίζονται στο πρόγραμμα του Microwind αν επιλεχθούν από το menu: 1) File / Select Foundry / cmos32n.rul 2) Help / Design Rules / Summary Φυσική Σχεδίαση και Προσομοίωση Κυκλώματος D Flip-Flop CMOS, Σελίδα 27

Πλέον εμφανίζεται η παρακάτω Εικόνα 4.2.1.1 όπου οι πρώτες 2 στήλες από τα αριστερά του πίνακα δίνουν τις βασικές πληροφορίες για το πλάτος κάθε υλικού και την απόσταση μεταξύ 2 όμοιων υλικών χρησιμοποιώντας ως μονάδα μέτρησης το λ (λάμδα / lambda). Για να εμφανιστούν περισσότερες πληροφορίες σε σχέση με τους κανόνες σχεδίασης κάποιου υλικού χρειάζεται να επιλεχθεί η αντίστοιχη καρτέλα στο επάνω μέρος. Εικόνα 4.2.1.1: Κανόνες σχεδίασης για τεχνολογία 32 nm στο Microwind Φυσική Σχεδίαση και Προσομοίωση Κυκλώματος D Flip-Flop CMOS, Σελίδα 28

4.2.2 Αναλυτική Σχεδίαση του D Flip-Flop στα 32 nm Έγινε προσπάθεια ελαχιστοποίησης της επιφάνειας του κυκλώματος ανάλογα με τους κανόνες σχεδίασης. Ακολουθούν αναλυτικά τα βήματα σχεδίασης: 1) Επιλέγεται από την παλέτα το Πολυπυρίτιο (polysilicon) και σχεδιάζονται συνολικά 7 κάθετες λωρίδες πάχους 2λ και μήκους: 42λ η 1η από τα αριστερά, 27λ η 2η, 10λ η 3η και η 4η στη μέση, 27λ η 5η, 21λ η 6η και η 7η, όπως φαίνεται στην Εικόνα 4.2.2.1. Εικόνα 4.2.2.1: Σχεδίαση λωρίδων Πολυπυριτίου Φυσική Σχεδίαση και Προσομοίωση Κυκλώματος D Flip-Flop CMOS, Σελίδα 29

2) Επιλέγεται από την παλέτα η N+ Διάχυση (N+ Diffusion) και σχεδιάζονται συνολικά 3 ορθογώνια που τέμνονται με τις λωρίδες Πολυπυριτίου και έχουν πλάτος 4λ και μήκος: 12λ το 1ο από τα αριστερά, 17λ το 2ο και το 3ο, όπως φαίνεται στην Εικόνα 4.2.2.2. Εικόνα 4.2.2.2: Σχεδίαση ορθογώνιων N+ Διάχυσης Φυσική Σχεδίαση και Προσομοίωση Κυκλώματος D Flip-Flop CMOS, Σελίδα 30

3) Επιλέγεται από την παλέτα η P+ Διάχυση (P + Diffusion) και σχεδιάζονται, ομοίως με το προηγούμενο βήμα, συνολικά 3 ορθογώνια που τέμνονται με τις λωρίδες Πολυπυριτίου και έχουν πλάτος 4λ και μήκος: 12λ το 1ο από τα αριστερά, 17λ το 2ο και το 3ο, όπως φαίνεται στην Εικόνα 4.2.2.3. Εικόνα 4.2.2.3: Σχεδίαση ορθογώνιων P+ Διάχυσης Φυσική Σχεδίαση και Προσομοίωση Κυκλώματος D Flip-Flop CMOS, Σελίδα 31

4) Επιλέγεται από την παλέτα το Μέταλλο 1 (Metal 1) και σχεδιάζονται συνολικά 9 αγωγοί πάχους 4λ και μήκους: 21λ το κάθετο μέρος και 49λ η οριζόντια συνέχεια του μέρους αυτού από τον 1ο από πάνω, ο οποίος σχηματίζει γωνία, 38λ ο 2ος, 21λ ο 3ος, 13λ ο 1ος από αριστερά στο ενδιάμεσο των P+ και N+ Διαχύσεων, 13λ το κάθετο μέρος και 8λ η οριζόντια συνέχεια του μέρους αυτού από το 2ο, 13λ ο 3ος, 21λ το κάθετο μέρος και 49λ η οριζόντια συνέχεια του μέρους αυτού από τον 1ο από κάτω, ο οποίος σχηματίζει γωνία, 39λ ο 2ος, 7λ το κάθετο μέρος και 16λ η οριζόντια συνέχεια του μέρους αυτού από τον 3ο, όπως φαίνεται στην παρακάτω Εικόνα 4.2.2.4. Φυσική Σχεδίαση και Προσομοίωση Κυκλώματος D Flip-Flop CMOS, Σελίδα 32

Εικόνα 4.2.2.4: Σχεδίαση αγωγών Μετάλλου 1 Φυσική Σχεδίαση και Προσομοίωση Κυκλώματος D Flip-Flop CMOS, Σελίδα 33

5) Επιλέγεται από την παλέτα το Μέταλλο 2 (Metal 2) και σχεδιάζονται συνολικά 5 αγωγοί πάχους 4λ και μήκους: 10λ ο 1ος από αριστερά, 17λ καθένας από τους άλλους 4, όπως φαίνεται στην Εικόνα 4.2.2.5. Εικόνα 4.2.2.5: Σχεδίαση αγωγών Μετάλλου 2 Φυσική Σχεδίαση και Προσομοίωση Κυκλώματος D Flip-Flop CMOS, Σελίδα 34

6) Επιλέγεται από την παλέτα το N Πηγάδι (N Well) και σχεδιάζεται ένα ορθογώνιο που περιβάλλει τις P+ Διαχύσεις και έχει πλάτος 29λ και μήκος 59λ, όπως φαίνεται στην Εικόνα 4.2.2.6. Εικόνα 4.2.2.6: Σχεδίαση N Πηγαδιού Φυσική Σχεδίαση και Προσομοίωση Κυκλώματος D Flip-Flop CMOS, Σελίδα 35

7) Επιλέγεται από την παλέτα η Επαφή N+ Διάχυσης/Μετάλλου 1 (Contact N+ diff/metal 1) και τοποθετούνται συνολικά 7 από αυτές, 1 σε κάθε άκρο καθενός από τα 3 ορθογώνια N+ Διάχυσης και 1 πάνω άπο το 1ο από αριστερά ορθογώνιο P+ Διάχυσης, όπως φαίνεται στην Εικόνα 4.2.2.7. Εικόνα 4.2.2.7: Σχεδίαση Επαφών N+ Διάχυσης/Μετάλλου 1 Φυσική Σχεδίαση και Προσομοίωση Κυκλώματος D Flip-Flop CMOS, Σελίδα 36

8) Επιλέγεται από την παλέτα η Επαφή P+ Διάχυσης/Μετάλλου 1 (Contact P+ diff/metal 1) και τοποθετούνται συνολικά 7 από αυτές, 1 σε κάθε άκρο καθενός από τα 3 ορθογώνια P+ Διάχυσης και 1 κάτω άπο το 1ο από αριστερά ορθογώνιο N+ Διάχυσης, όπως φαίνεται στην Εικόνα 4.2.2.8. Εικόνα 4.2.2.8: Σχεδίαση Επαφών P+ Διάχυσης/Μετάλλου 1 Φυσική Σχεδίαση και Προσομοίωση Κυκλώματος D Flip-Flop CMOS, Σελίδα 37

9) Επιλέγεται από την παλέτα η Επαφή Μετάλλου/Πολυπυριτίου (Contact Metal/polysilicon) και τοποθετούνται συνολικά 7 από αυτές, 3 πάνω από τα ορθογώνια P+ Διάχυσης, 1 στο ενδιάμεσο των P+ και N+ Διαχύσεων, 3 κάτω από τα ορθογώνια N+ Διάχυσης, όπως φαίνεται στην Εικόνα 4.2.2.9. Εικόνα 4.2.2.9: Σχεδίαση Επαφών Μετάλλου/Πολυπυριτίου Φυσική Σχεδίαση και Προσομοίωση Κυκλώματος D Flip-Flop CMOS, Σελίδα 38

10) Επιλέγεται από την παλέτα η Επαφή Μετάλλου 1/Μετάλλου 2 (Contact Metal 1/Metal 2) και τοποθετούνται συνολικά 10 από αυτές, 3 πάνω από τα ορθογώνια P+ Διάχυσης, 1 στο δεξί άκρο του 1ου από αριστερά ορθογώνιου P+ Διάχυσης, 1 σε κάθε αριστερό άκρο των ορθογωνίων N+ και P+ Διάχυσης εκτός από τα πρώτα από αριστερά, 2 κάτω από τα ορθογώνια N+ Διάχυσης, όπως φαίνεται στην Εικόνα 4.2.2.10. Εικόνα 4.2.2.10: Σχεδίαση Επαφών Μετάλλου 1/Μετάλλου 2 Φυσική Σχεδίαση και Προσομοίωση Κυκλώματος D Flip-Flop CMOS, Σελίδα 39

11) Επιλέγεται από την παλέτα η Τάση Τροφοδοσίας (Vdd Supply) και τοποθετείται πάνω στην Επαφή N+ Διάχυσης/Μετάλλου 1 της πάνω-αριστερής γωνίας του κυκλώματος. Επιλέγεται στη συνέχεια η Τάση Γείωσης (Ground) και τοποθετείται πάνω στην Επαφή P+ Διάχυσης/Μετάλλου 1 της κάτω-αριστερής γωνίας του κυκλώματος, όπως φαίνεται στην Εικόνα 4.2.2.11. Εικόνα 4.2.2.11: Σχεδίαση Τάσης Τροφοδοσίας και Γείωσης Φυσική Σχεδίαση και Προσομοίωση Κυκλώματος D Flip-Flop CMOS, Σελίδα 40

12) Τοποθετείται το σήμα ρολογιού στο 1ο από αριστερά Πολυπυρίτιο (επιλέγεται από την παλέτα το Add a clock, τοποθετείται στο 1ο από αριστερά Πολυπυρίτιο, εισάγεται η επιγραφή clock, εισάγονται οι τιμές: 0.495, 0.005, 0.495, 0.005 στα πεδία: Time low, Rise time, Time high, Fall time αντίστοιχα και γίνεται κλικ στο κουμπί Assign). Τοποθετείται η είσοδος D στο 2ο από αριστερά Πολυπυρίτιο, ενώ η ακολουθία που θα εισαχθεί σε αυτήν θα είναι διαφορετική σε καθεμία από τις 3 περιπτώσεις της προσομοίωσης που θα ακολουθήσει: Στην 1η περίπτωση, παρομοίως με το clock, εισάγονται οι τιμές: 0.995, 0.005, 0.995, 0.005. Στη 2η περίπτωση εισάγεται η ακολουθία PWL 101010 όπου το ψηφίο αλλάζει σε συγκεκριμένους χρόνους (γίνονται 2 κλικ στην είσοδο D, επιλέγεται η καρτέλα PWL, επιλέγεται ένα πεδίο από τον πίνακα Time και γίνεται κλικ στο κουμπί Clear, εισάγεται η ακολουθία 101010 στο πεδίο Seq και γίνεται κλικ στο κουμπί Insert, εισάγεται ο χρόνος αλλαγής κάθε ψηφίου στο πεδίο Time: 0, 1.2, 4, 4.2, 5.2, 7.2 για το 1ο έως το 6ο ψηφίο αντίστοιχα και γίνεται κλικ στο κουμπί Assign). Στην 3η περίπτωση, παρομοίως με τη 2η περίπτωση, εισάγεται ο χρόνος αλλαγής κάθε ψηφίου στο πεδίο Time: 0, 2, 9, 9.6, 10.6, 12 για το 1ο έως το 6ο ψηφίο αντίστοιχα. Τοποθετείται η έξοδος clockbar του αντιστροφέα στον 1ο από αριστερά αγωγό Μετάλλου 1 στο ενδιάμεσο των P+ και N+ Διαχύσεων (επιλέγεται από την παλέτα το Visible node, τοποθετείται στον 1ο από αριστερά αγωγό Μετάλλου 1 στο ενδιάμεσο των P+ και N+ Διαχύσεων, εισάγεται η επιγραφή clockbar και γίνεται κλικ στα κουμπιά Visible in simu και τελικά Assign). Παρομοίως με το clockbar τοποθετείται η έξοδος QM του κυκλώματος Master στο 2ο από αριστερά αγωγό Μετάλλου 1 στο ενδιάμεσο των P+ και N+ Διαχύσεων. Τοποθετείται η έξοδος Q του D Flip-Flop στον 3ο από αριστερά αγωγό Μετάλλου 1 στο ενδιάμεσο των P+ και N+ Διαχύσεων, όπως φαίνεται στην παρακάτω Εικόνα 4.2.2.12 Φυσική Σχεδίαση και Προσομοίωση Κυκλώματος D Flip-Flop CMOS, Σελίδα 41

(επιλέγεται από την παλέτα το Visible node, τοποθετείται στον 3ο από αριστερά αγωγό Μετάλλου 1 στο ενδιάμεσο των P+ και N+ Διαχύσεων, εισάγεται η επιγραφή Q και γίνεται κλικ στο κουμπί Assign). Το τελικό layout είναι έτοιμο και φαίνεται στην παρακάτω Εικόνα 4.2.2.12. Εικόνα 4.2.2.12: Τοποθέτηση σημάτων εισόδου και εξόδου Τελικό layout του D Flip-Flop στα 32 nm Φυσική Σχεδίαση και Προσομοίωση Κυκλώματος D Flip-Flop CMOS, Σελίδα 42

Παρακάτω δίνεται ξανά το layout με επεξήγηση των υποτμημάτων του: Εικόνα 4.2.2.13: Τελικό layout του D Flip-Flop στα 32 nm με επεξήγηση των υποτμημάτων του Φυσική Σχεδίαση και Προσομοίωση Κυκλώματος D Flip-Flop CMOS, Σελίδα 43

Το μέγεθος του τελικού κυκλώματος μπορεί να εξαχθεί εύκολα από το Microwind αν επιλεχθεί από το menu: File / Properties / General Όπως φαίνεται στην παρακάτω εικόνα: 1) Το ύψος του κυκλώματος είναι 64 λ, δηλαδή 1 μm. 2) Το πλάτος του κυκλώματος είναι 59 λ, δηλαδή 0.9 μm. 3) Η επιφάνεια του κυκλώματος είναι 0.8 μm 2. Εικόνα 4.2.2.14: Ιδιότητες κυκλώματος Φυσική Σχεδίαση και Προσομοίωση Κυκλώματος D Flip-Flop CMOS, Σελίδα 44

4.3 Προσομοίωση του D Flip-Flop στο Microwind Η προσομοίωση γίνεται αν επιλεχθούν: 1) Simulate / Run simulation / Voltage vs. Time (Default) ή εναλλακτικά: Simulate / Using model / BSim4 (advanced) 2) between / clock 3) Time scale / 10n / Reset Τα αποτελέσματα για την 1η περίπτωση της προσομοίωσης του θετικά ακμοπυροδότητου D Flip-Flop τεχνολογίας 32 nm φαίνονται παρακάτω στην Εικόνα 4.3.1. Εικόνα 4.3.1: Αποτελέσματα 1ης προσομοίωσης του θετικά ακμοπυροδότητου D Flip-Flop στα 32 nm Φυσική Σχεδίαση και Προσομοίωση Κυκλώματος D Flip-Flop CMOS, Σελίδα 45

Τα αντίστοιχα αποτελέσματα της 2ης περίπτωσης φαίνονται παρακάτω στην Εικόνα 4.3.2. Εικόνα 4.3.2: Αποτελέσματα 2ης προσομοίωσης του θετικά ακμοπυροδότητου D Flip-Flop στα 32 nm Φυσική Σχεδίαση και Προσομοίωση Κυκλώματος D Flip-Flop CMOS, Σελίδα 46

Για την προσομοίωση της 3ης περίπτωσης αλλάζει η ρύθμιση: Time scale / 20n / Reset Τα αντίστοιχα αποτελέσματα φαίνονται παρακάτω στην Εικόνα 4.3.3. Εικόνα 4.3.3: Αποτελέσματα 3ης προσομοίωσης του θετικά ακμοπυροδότητου D Flip-Flop στα 32 nm Φυσική Σχεδίαση και Προσομοίωση Κυκλώματος D Flip-Flop CMOS, Σελίδα 47

ΚΕΦΑΛΑΙΟ 5: Ανάλυση Αποτελεσμάτων και Συμπεράσματα Μέσα από τη χρήση της τεχνολογίας CMOS, που είναι η κυρίαρχη στην κατασκευή ολοκληρωμένων κυκλωμάτων VLSI σήμερα, διαπιστώθηκε ότι αυτή παρέχει μια συστηματική και τυποποιημένη μέθοδο υλοποίησης λογικών συναρτήσεων, από το επίπεδο λογικών πυλών στο επίπεδο τρανζίστορ και εν τέλει στο επίπεδο layout. Σε αυτήν την εργασία η τεχνολογία CMOS αξιοποιήθηκε με την κατασκευή σε επίπεδο layout και την προσομοίωση του θετικά ακμοπυροδότητου D Flip-Flop τεχνολογίας 32 nm στο περιβάλλον Microwind 3.5. Όπως φαίνεται από τα αποτελέσματα για την 1η περίπτωση της προσομοίωσης του D Flip-Flop στην Εικόνα 4.3.1: 1) Η αρχική τιμή της εισόδου D μεταφέρεται ορθώς στην έξοδο Q. 2) Η αλλαγή τιμής της εισόδου D μεταφέρεται ορθώς στην έξοδο Q στις χρονικές στιγμές, περίπου: 1.5 ns, 2.5 ns, 3.5 ns, 4.5 ns, 5.5 ns, 6.5 ns, 7.5 ns, 8.5 ns, 9.5 ns (με κάθε φορά clock-to-q καθυστέρηση: 0 ps για αρνητική μετάβαση της εξόδου Q και 10 ps για θετική μετάβαση της εξόδου Q, όπου clock-to-q καθυστέρηση είναι η καθυστέρηση από τη θετική μετάβαση του ρολογιού έως την αντίστοιχη αλλαγή της εξόδου Q). 3) Η κατανάλωση ισχύος του κυκλώματος είναι P = 0.246 μw. Οπότε, επαληθεύεται η ορθή λειτουργία του κυκλώματος αφού οι τιμές των παραμέτρων προσομοίωσης συμφωνούν με τον σχετικό πίνακα αληθείας (Πίνακας 1.2.1). Επίσης, παρατηρείται ότι στη συγκεκριμένη περίπτωση η χρονική καθυστέρηση clock-to-q του κυκλώματος είναι μηδενική για αρνητική μετάβαση της εξόδου Q, ενώ είναι 1% της περιόδου του ρολογιού για θετική μετάβαση της εξόδου Q (καθυστέρηση: 0.01 ns / περίοδος: 1 ns). Φυσική Σχεδίαση και Προσομοίωση Κυκλώματος D Flip-Flop CMOS, Σελίδα 48

Όπως φαίνεται από τα αντίστοιχα αποτελέσματα της 2ης περίπτωσης της προσομοίωσης στην Εικόνα 4.3.2: 1) Η αρχική τιμή της εισόδου D μεταφέρεται ορθώς στην έξοδο Q. 2) Η αλλαγή τιμής της εισόδου D μεταφέρεται ορθώς στην έξοδο Q στις χρονικές στιγμές, περίπου: 1.5 ns (με clock-to-q καθυστέρηση 0 ps), 5.5 ns (με clock-to-q καθυστέρηση 10 ps), 7.5 ns (με clock-to-q καθυστέρηση 0 ps). 3) Η αλλαγή τιμής της εισόδου D ορθώς δε μεταφέρεται στην έξοδο Q στο χρονικό διάστημα από 4 έως 4.2 ns αφού σε αυτό δεν προλαβαίνει να υπάρξει θετική μετάβαση του ρολογιού. 4) Η κατανάλωση ισχύος του κυκλώματος είναι P = 0.207 μw. Οπότε, επαληθεύεται η ορθή λειτουργία του κυκλώματος αφού οι τιμές των παραμέτρων προσομοίωσης συμφωνούν με τον σχετικό πίνακα αληθείας (Πίνακας 1.2.1). Επίσης, παρατηρείται ότι στη συγκεκριμένη περίπτωση η χρονική καθυστέρηση clock-to-q του κυκλώματος είναι μηδενική για αρνητική μετάβαση της εξόδου Q, ενώ είναι 1% της περιόδου του ρολογιού για θετική μετάβαση της εξόδου Q (καθυστέρηση: 0.01 ns / περίοδος: 1 ns). Φυσική Σχεδίαση και Προσομοίωση Κυκλώματος D Flip-Flop CMOS, Σελίδα 49

Όπως φαίνεται από τα αντίστοιχα αποτελέσματα της 3ης περίπτωσης της προσομοίωσης στην Εικόνα 4.3.3: 1) Η αρχική τιμή της εισόδου D μεταφέρεται ορθώς στην έξοδο Q. 2) Η αλλαγή τιμής της εισόδου D μεταφέρεται ορθώς στην έξοδο Q στις χρονικές στιγμές, περίπου: 2.5 ns (με clock-to-q καθυστέρηση 0 ps), 9.5 ns (με clock-to-q καθυστέρηση 0 ps), 10.5 ns (με clock-to-q καθυστέρηση 0 ps), 11.5 ns (με clock-to-q καθυστέρηση 10 ps), 12.5 ns (με clock-to-q καθυστέρηση 0 ps). 3) Η κατανάλωση ισχύος του κυκλώματος είναι P = 0.187 μw. Οπότε, σε κάθε περίπτωση επαληθεύεται η ορθή λειτουργία του κυκλώματος αφού οι τιμές των παραμέτρων προσομοίωσης συμφωνούν με τον σχετικό πίνακα αληθείας (Πίνακας 1.2.1). Τέλος, παρατηρείται ότι στη συγκεκριμένη περίπτωση η χρονική καθυστέρηση clock-to-q του κυκλώματος είναι μηδενική για αρνητική μετάβαση της εξόδου Q, ενώ είναι 1% της περιόδου του ρολογιού για θετική μετάβαση της εξόδου Q (καθυστέρηση: 0.01 ns / περίοδος: 1 ns) εκτός από τη στιγμή των περίπου 9.5 ns που είναι επίσης μηδενική. Φυσική Σχεδίαση και Προσομοίωση Κυκλώματος D Flip-Flop CMOS, Σελίδα 50

ΒΙΒΛΙΟΓΡΑΦΙΑ [1] M. M. Mano and M. D. Ciletti, Σύγχρονη ακολουθιακή λογική, στο Ψηφιακή Σχεδίαση, 4η έκδοση, Αθήνα, Ελλάδα, Παπασωτηρίου, 2010, σελ. 182-193. [2] Ν. Κονοφάος, Δ. Μπαλόμπας, Σχεδίαση κυκλωμάτων αθροιστών CMOS, τεχνολογίας 120 έως 50 nm και σύγκριση επιδόσεων, Θεσσαλονίκη 2013. [3] Baker, R. Jacob, CMOS: circuit design, layout, and simulation, Second edition, Wiley-IEEE. p. xxix. (2008). [4] Fairchild SemiconductorTM, Application Note 77, CMOS, the Ideal Logic Family, January 1983. [5] Etienne Sicard, Microwind and Dsch User s Manual, November 2003. [6] William Liu, MOSFET models for spice simulation, including NSIM3v3, BSIM4. [7] Ν. Κονοφάος, Α.Κ. Βοΐλας, Βοηθητικό υλικό: Ηλεκτρονικά αρχεία με οδηγίες χρήσης του περιβάλλοντος Microwind 2. [8] R. Uma, Flip-Flop Circuit Families:Comparison of Layout and Topology for Low Power VLSI Circuits, IJERA, Vol. 1, Issue 4, pp. 1971-1982, Nov. 2011 [Online]. Available: http://www.ijera.com/papers/vol%201%20issue%204/cy01419711983.pdf [9] Bill Lin. (2005, March 9). Lecture on Flip-Flops [Online]. Available: http://cseweb.ucsd.edu/classes/wi05/cse140/ff-lecture.ppt Φυσική Σχεδίαση και Προσομοίωση Κυκλώματος D Flip-Flop CMOS, Σελίδα 51