Πίνακας 1. Ελεγξιµότητα και πλήθος διανυσµάτων Ένα LFSR Τρία LFSRs που τελειώνουν παράλληλα

Η παρούσα, αποτελεί την πρώτη ετήσια έκθεση για το Πρόγραµµα Υποστήριξης Βασικής Έρευνας Κ. Καραθεοδωρή µε κωδικό 2427. Παρουσιάζεται η ερευνητική δραστηριότητα της οµάδας στα πλαίσια του προγράµµατος, για το χρονικό διάστηµα από 14/11/2000 έως 14/11/2001 και συνοψίζονται τα ερευνητικά αποτελέσµατα των δηµοσιεύσεων που προέκυψαν κατά τη διάρκεια του παραπάνω χρονικού διαστήµατος. Α. ύο νέες µέθοδοι ελέγχου αθροιστών για το αριθµητικό σύστηµα υπολοίπων Το αριθµητικό σύστηµα υπολοίπων (Residue Number System) είναι ένα σύστηµα κατάλληλο για την υλοποίηση αλγορίθµων που έχουν σχέση µε την ψηφιακή επεξεργασία σηµάτων (Digital Signal Processing - DSP) καθώς επιτρέπει την εκτέλεση των πράξεων της πρόσθεσης, αφαίρεσης και πολλαπλασιασµού πολύ πιο γρήγορα από το δυαδικό σύστηµα. Ένα σύστηµα που βασίζεται στο RNS χρησιµοποιεί ένα σύνολο από L υπόλοιπα (m 1, m 2,, m L ) τα οποία ανά δύο είναι µεταξύ τους πρώτοι αριθµοί. Οι πράξεις σε ένα τέτοιο σύστηµα εκτελούνται ανεξάρτητα σε τόσα κανάλια όσα είναι το σύνολο των υπολοίπων και είναι προφανές ότι ο ρυθµός παραγωγής των αποτελεσµάτων εξαρτάται από το αργότερο κανάλι. Η έρευνά µας επικεντρώθηκε σε συστήµατα που χρησιµοποιούν ως σύνολο υπολοίπων τα 2 n, 2 n - 1, 2 k - 1, 2 l - 1, µε l<k<n. Η επιλογή της παραπάνω µορφής των υπολοίπων βασίστηκε στο γεγονός ότι πρόσφατα έχουν προταθεί αποδοτικές αρχιτεκτονικές υλοποίησης αθροιστών και πολλαπλασιαστών υπολοίπου της µορφής 2 n - 1 [1-3] που επιτρέπουν την εκτέλεση της άθροισης και του πολλαπλασιασµού ως προς υπόλοιπο 2 n - 1 τόσο γρήγορα όσο ως προς υπόλοιπο 2 n. ιερευνήσαµε προς το παρόν µόνο RNS αθροιστές. Στην υπάρχουσα βιβλιογραφία έχουν παρουσιαστεί παραµετροποιηµένα σύνολα δοκιµής για αθροιστές [4, 5]. Στο [4] για έναν αθροιστή πρόβλεψης κρατουµένου (carry look-ahead adder - CLA) n δυαδικών ψηφίων απαιτείται ένα σύνολο από 2(n+1) διανύσµατα δοκιµής, ενώ στο [5] παρουσιάζονται σύνολα δοκιµής για CLA αθροιστές αποκλειστικής διάζευξης και block - CLA αθροιστές n δυαδικών ψηφίων. Τα παραπάνω σύνολα δοκιµής είναι πλήρως παραµετροποιηµένα ως προς το µέγεθος του αθροιστή µε αποτέλεσµα να µπορούν να παραχθούν πολύ εύκολα. Παρατηρήσαµε ότι τα σύνολα αυτά δεν µπορούν να χρησιµοποιηθούν για την περίπτωση των αθροιστών υπολοίπου 2 n -1 ενώ στη βιβλιογραφία δεν έχει παρουσιαστεί κάποιο σύνολο δοκιµής για αυτούς τους αθροιστές. Στα πλαίσια λοιπόν της έρευνας παρουσιάσαµε για πρώτη φορά στη διεθνή βιβλιογραφία ένα πλήρως παραµετροποιηµένο σύνολο δοκιµής για αθροιστές υπολοίπου 2 n 1 [6] (επισυνάπτεται αντίγραφο της δηµοσιευµένης εργασίας). Παράλληλα, βελτιώσαµε το σύνολο δοκιµής που παρουσιάστηκε στο [3] ώστε να εφαρµόζεται σε αθροιστές υπολοίπου 2 n και τα δύο αυτά σύνολα δοκιµής συγχωνεύτηκαν δηµιουργώντας έτσι ένα σύνολο δοκιµής κατάλληλο για RNS αθροιστές. Τέλος δείξαµε ότι χρησιµοποιώντας ένα υποσύνολο των θέσεων των δυαδικών ψηφίων του παραπάνω συνόλου δοκιµής µπορούµε να κατασκευάσουµε ένα σύνολο δοκιµής για τον έλεγχο ορθής λειτουργίας αθροιστή υπολοίπου 2 k - 1 ή 2 k, µε k<n. Για την εφαρµογή του εξαγχθέντος συνόλου δοκιµής σε ένα RNS αθροιστή προτάθηκαν δύο εναλλακτικά κυκλώµατα ενσωµατωµένου ελέγχου (BIST), εκ των οποίων το πρώτο παρουσιάζει χαµηλή κατανάλωση ενέργειας που αποτελεί σηµαντική απαίτηση για έναν αριθµό εφαρµογών, ενώ και τα δύο απαιτούν µικρό εµβαδόν υλοποίησης και χρειάζονται λιγότερους κύκλους ρολογιού από ότι κυκλώµατα παραγωγής ψευδοτυχαίων διανυσµάτων για τον έλεγχο των RNS αθροιστών. Προσέγγιση Προβλήµατος Αποτελέσµατα - Μεθοδολογία Η µεθοδολογία που ακολουθήθηκε για την εξαγωγή του συνόλου δοκιµής στηρίζεται στην ανάλυση των εξισώσεων που χρησιµοποιούνται για την υλοποίηση των αθροιστών υπολοίπου 2 n και 2 n -1 και περιλαµβάνουν τις συναρτήσεις παραγωγής (g) και διάδοσης (p) τοπικού κρατουµένου και αυτές του κρατουµένου c i και αθροίσµατος (s i = a i b i c i ). Οι εξισώσεις του κρατουµένου δίνονται από τις παρακάτω σχέσεις: c i = g c i = g i + p n n 1 i 1 i j 0 1 k g j = k = j + g + 2 + + + n i k i 1 n j= 0 k= j+ 1 n p, µε 0 i n-2, για αθροιστές υπολοίπου 2 n j+ i+ 1 n και, µε -1 i n-2, για αθροιστές υπολοίπου 2 n - 1 1

Για την εξαγωγή ενός συνόλου δοκιµής που είναι ανεξάρτητο από συγκεκριµένες υλοποιήσεις, χρειάζεται κάποιος να δουλέψει στο επίπεδο των εξισώσεων. Για κάθε έναν όρο κάθε µιας εξίσωσης πρέπει να καθοριστεί ένα τουλάχιστον διάνυσµα για την ενεργοποίηση του σφάλµατος που µπορεί να προκύψει στον όρο αυτό και τουλάχιστον ένα διάνυσµα για τη διάδοση αυτού του σφάλµατος σε κάποια έξοδο του αθροιστή. Τα διανύσµατα ενεργοποίησης και διάδοσης του κάθε σφάλµατος στη συνέχεια συνδυάζονται ώστε να πληρούνται και οι δύο συνθήκες, και έτσι προκύπτει ένα ή περισσότερα διανύσµατα δοκιµής για το συγκεκριµένο σφάλµα. Προφανώς όσο περισσότερα διανύσµατα µπορεί κάποιος να βρει και όσο πιο πολλοί είναι οι αδιάφοροι όροι του καθενός από αυτά τόσο πιο εύκολος θα είναι ο τελικός συνδυασµός αυτών των διανυσµάτων για την εξαγωγή ενός συνόλου δοκιµής, αλλά και τόσο µικρότερος θα είναι ο αριθµός των διανυσµάτων του συνόλου δοκιµής. Η διαδικασία αυτή περιγράφεται αναλυτικά στο επισυναπτόµενο αντίγραφο της εργασίας [6]. Αφού κατορθώσαµε να εξάγουµε ένα ενιαίο σύνολο δοκιµής για κάθε έναν από τους δύο τύπους αθροιστών, υπολοίπου 2 n και 2 n 1, το επόµενο βήµα που ακολουθήσαµε είναι η ενσωµάτωση του συνόλου δοκιµής του modulo 2 n αθροιστή σε αυτό του modulo 2 n - 1 που τελικά δίνει ένα σύνολο δοκιµής µε n 2 + 2 διανύσµατα. Εφαρµογή συνόλου δοκιµής Είναι γνωστό ότι ένας RNS αθροιστής αποτελεί συνήθως ένα σχεδιαστικό πυρήνα (core). Συνεπώς συνήθως θα βρίσκεται ενσωµατωµένος σε ένα µεγαλύτερο κύκλωµα, µε αποτέλεσµα οι είσοδοι και οι έξοδοι του αθροιστή να µην είναι άµεσα προσπελάσιµες από τις κύριες εισόδους και εξόδους του κυκλώµατος, πράγµα που δυσκολεύει την εφαρµογή του εξαγχθέντος συνόλου διανυσµάτων δοκιµής. Για αυτό το λόγο µελετήθηκαν διάφορες τεχνικές όπως scan chains, LFSR και η υλοποίηση ενός κυκλώµατος παραγωγής διανυσµάτων που θα παρήγαγε τα διανύσµατα του εξαγχθέντος συνόλου δοκιµής. Αρχικά στην εργασία [6], για την εφαρµογή του εξαγχθέντος συνόλου δοκιµής προτείναµε τη χρησιµοποίηση ενός κυκλώµατος βασισµένου σε έναν µετρητή και την µετατροπή των καταχωρητών εισόδου κάθε καναλιού σε ολισθητές. To προταθέν κύκλωµα απαιτεί n 2 +4n-1 κύκλους για την εφαρµογή του εξαγχθέντος συνόλου δοκιµής. Για τις συγκρίσεις ανάµεσα στο προταθέν κύκλωµα και τις διάφορες υπάρχουσες λύσεις εφαρµογής ψευδοτυχαίων διανυσµάτων (ολισθητές γραµµικής ανάδρασης LFSR) χρησιµοποιήθηκαν δύο δοκιµαστικά κυκλώµατα RNS αθροιστών βασισµένα στα υπόλοιπα <2 8, 2 8-1, 2 7-1> και <2 16, 2 16-1, 2 15-1>. Τα αποτελέσµατα παρουσιάζονται στον Πίνακα 1. Πίνακας 1. Ελεγξιµότητα και πλήθος διανυσµάτων Ένα LFSR Τρία LFSRs που τελειώνουν παράλληλα Τρία LFSRs που τελειώνουν ανεξάρτητα Προτεινόµενο κύκλωµα Αθροιστής <2 8, 2 8-1, 2 7-1> Ποσοστό κάλυψης (99.28, 99.39, 99.83) (100, 99.54, 98.6) (99.52, 100, 99.6) (100, 99.85, 99.83) σφαλµάτων Μήκος Ακολουθίας (210, 210, 210) (94, 94, 94) (32, 94, 59) (95, 95, 95) οκιµής Ποσοστό αύξησης της ακολουθίας δοκιµής 121-1 -1 0 Αθροιστής <2 16, 2 16-1, 2 15-1> Ποσοστό κάλυψης (100, 100, 100) (100, 100, 100) (100, 100, 100) (100, 100, 100) σφαλµάτων Μήκος Ακολουθίας (1173, 1173, 1173) (829, 829, 829) (39, 829, 469) (319, 319, 319) οκιµής Ποσοστό αύξησης της ακολουθίας δοκιµής 267 159 159 0 Όπως φαίνεται από τον Πίνακα 1 για το µικρότερο αθροιστή όλες οι τεχνικές επιτυγχάνουν παρόµοιο ποσοστό κάλυψης σφαλµάτων. Παράλληλα ο αριθµός των διανυσµάτων που εφαρµόζονται από το προτεινόµενο κύκλωµα είναι παρόµοιος µε αυτόν των υπολοίπων µεθόδων. Για το µεγαλύτερο αθροιστή όλες οι µέθοδοι έχουν το ίδιο ποσοστό κάλυψης σφαλµάτων αλλά σε αυτή την περίπτωση ο 2

αριθµός των διανυσµάτων που απαιτείται από το προτεινόµενο κύκλωµα είναι σηµαντικά µικρότερος. Οι τριπλέτες του παραπάνω πίνακα αντιστοιχούν σε κάθε ένα από τα κανάλια του αθροιστή. Στον Πίνακα 2 παρουσιάζονται τα αποτελέσµατα που αφορούν την αύξηση στην κατανάλωση ισχύος κυκλωµάτων που βασίζονται σε LFSR σε σχέση µε αυτήν του προτεινόµενου κυκλώµατος. Το προτεινόµενο κύκλωµα εφαρµογής του εξαγχθέντος συνόλου δοκιµής οδηγεί σε σηµαντική µείωση τόσο της συνολικής όσο και ανά διάνυσµα κατανάλωσης ισχύος. Πίνακας 2. Αύξηση της κατανάλωσης ισχύος σε σχέση µε το προτεινόµενο κύκλωµα Ένα LFSR Τρία LFSRs που Τρία LFSRs που τελειώνουν παράλληλα τελειώνουν ανεξάρτητα Συνολική Ισχύς 976% 652% 328% Ισχύς ανά εφαρµοζόµενο διάνυσµα 192% 189% 64% Μια σηµαντική βελτίωση της παραπάνω εργασίας έγινε µε µια νέα υλοποίηση του προτεινόµενου τρόπου εφαρµογής των διανυσµάτων του εξαγχθέντος συνόλου δοκιµής. Η νέα αυτή υλοποίηση [7] µειώνει των αριθµό των κύκλων που απαιτούνται για την εφαρµογή του εξαγχθέντος συνόλου δοκιµής σε n 2 +2n. Μερικά αποτελέσµατα σχετικά µε το νέο κύκλωµα εφαρµογής των διανυσµάτων συνοψίζονται στο Πίνακα 3. Σε σχέση µε τον Πίνακα 1 έχει προστεθεί ένας ακόµη αθροιστής αλλά και συγκρίσεις έναντι του τρόπου εφαρµογής των διανυσµάτων δοκιµής (που παρήχθησαν βάσει κάποιου εµπορικού εργαλείου) µε κάποια µηχανή καταστάσεων ή µέσω της προσπέλασης µιας εµφωλευµένης. Πίνακας 3. Ελεγξιµότητα και πλήθος διανυσµάτων Μηχανή πεπερασµένων καταστάσεων / Τρία LFSRs που Τελειώνουν παράλληλα 8 8 7 Αθροιστής 2, 2 1, 2 1 Τρία LFSRs που τελειώνουν ανεξάρτητα Νέο Προτεινόµενο Κύκλωµα Ποσοστό κάλυψης σφαλµάτων 99.92 100 100 100 Μήκος Ακολουθίας οκιµής (31, 31, 31) (67, 67, 67) (26, 63, 67) (80, 80, 80) 16 16 15 Αθροιστής 2, 2 1, 2 1 Ποσοστό κάλυψης σφαλµάτων (100, 100, 100) (100, 100, 100) (100, 100, 100) (100, 100, 100) Μήκος Ακολουθίας οκιµής (55, 55, 55) (564, 564, 564) (98, 564, 168) (288, 288, 288) 32 32 31 Αθροιστής 2, 2 1, 2 1 Ποσοστό κάλυψης σφαλµάτων (100, 100, 99.97) (100, 100, 100) (100, 100, 100) (100, 100, 100) Μήκος Ακολουθίας οκιµής (98, 98, 98) (293404, 293404, 293404) (2835, 229641, 293404) (1088, 1088, 1088) Η νέα µέθοδος εφαρµογής του εξαγχθέντος συνόλου δοκιµής καθώς και συγκρίσεις σχετικά µε το εµβαδόν υλοποίησής της έναντι αυτό των άλλων µεθόδων εµφωλευµένου ελέγχου, περιγράφονται αναλυτικά στην εργασία [7] η οποία βρίσκεται υπό κρίση. Β. ύο νέες µέθοδοι ενσωµατωµένου ελέγχου εµφωλευµένων κυκλωµάτων Εξαιτίας της πολυπλοκότητας των σύγχρονων ολοκληρωµένων κυκλωµάτων (Systems On Chip - SOC), οι κλασσικές τεχνικές ελέγχου αυτών µε τη βοήθεια εξωτερικών ελεγκτών κρίνονται ασύµφορες και µη αποδοτικές. Για το λόγο αυτό, τόσο η διεθνής επιστηµονική κοινότητα όσο και η βιοµηχανία έχουν στραφεί προς άλλες τεχνικές ελέγχου, οι οποίες δεν απαιτούν τη χρήση εξωτερικών ελεγκτών. Μία από τις πιο επιτυχηµένες και ευρέως χρησιµοποιούµενες τεχνικές είναι αυτή του BIST (Built-In Self-Test) [8, 9]. Σύµφωνα µε τη µεθοδολογία του BIST, στο ίδιο κοµµάτι πυριτίου µε το υπό έλεγχο κύκλωµα ενσωµατώνονται το κύκλωµα που παράγει τα διανύσµατα ελέγχου ή δοκιµής (κύκλωµα παραγωγής διανυσµάτων δοκιµής - Test Pattern Generator - TPG), καθώς και το κύκλωµα που αποφαίνεται αν η απόκριση του υπό έλεγχο κυκλώµατος στα διανύσµατα ελέγχου είναι η επιθυµητή (κύκλωµα ανάλυσης των αποκρίσεων). Ένα BIST σχήµα, για να θεωρείται επιτυχηµένο, θα πρέπει να προσφέρει πολύ µεγάλη (αν όχι πλήρη) κάλυψη των σφαλµάτων του υπό έλεγχο κυκλώµατος, µε µικρές ακολουθίες ελέγχου και µικρή επιβάρυνση υλικού. 3

Συνήθως όµως, τα κυκλώµατα που χρησιµοποιούνται για την παραγωγή των διανυσµάτων δοκιµής δεν µπορούν να καλύψουν έναν ικανοποιητικό αριθµό σφαλµάτων µε αποδεκτές σε µήκος ακολουθίες ελέγχου. Το γεγονός αυτό οδήγησε στην υιοθέτηση τεχνικών που επιλύουν το συγκεκριµένο πρόβληµα, προσθέτοντας επιπλέον υλικό στο κύκλωµα παραγωγής διανυσµάτων δοκιµής. Η τεχνική της ανατροφοδότησης του TPG κυκλώµατος µε νέες αρχικές καταστάσεις (reseeding) είναι µία από αυτές. Ένα µέρος λοιπόν της ενασχόλησης της ερευνητικής οµάδας που ασχολείται µε το συγκεκριµένο πρόγραµµα, αφιερώθηκε στη µελέτη reseeding τεχνικών για test-perclock BIST σχήµατα. Σηµειώνουµε ότι ένα BIST σχήµα ονοµάζεται test-per-clock αν το κύκλωµα παραγωγής διανυσµάτων δοκιµής που περιέχει, παράγει ένα διάνυσµα δοκιµής ανά κύκλο ρολογιού. Οι βασικότερες και πιο σύγχρονες ερευνητικές εργασίες στην περιοχή του reseeding test-perclock BIST σχηµάτων είναι οι [10-13]. Στο [10] παρουσιάζεται ένα σχήµα βασισµένο σε προγραµµατιζόµενους ολισθητές γραµµικής ανάδρασης (LFSR) καθώς και ένας αλγόριθµος που στηρίζεται στη µέθοδο επίλυσης συστηµάτων εξισώσεων του Gauss, για τον υπολογισµό των νέων αρχικών καταστάσεων. Στο [11] σαν κυκλώµατα παραγωγής διανυσµάτων δοκιµής χρησιµοποιούνται δοµές που ονοµάζονται µετρητές twisted-ring ή Johnson, ενώ στο [12] παρουσιάζεται µία µέθοδος επιλογής αρχικών καταστάσεων η οποία βασίζεται σε γενετικούς αλγορίθµους. Στο [13] το πρόβληµα εύρεσης των κατάλληλων αρχικών καταστάσεων που θα ανατροφοδοτήσουν το κύκλωµα παραγωγής διανυσµάτων δοκιµής ανάγεται στο set covering πρόβληµα και κατόπιν χρησιµοποιούνται διάφορες τεχνικές εύρεσης λύσεων για το πρόβληµα αυτό. Σηµειώνουµε ότι οι µέθοδοι των αναφορών [12-13] µπορούν να εφαρµοστούν µε διαφόρους τύπους κυκλωµάτων παραγωγής διανυσµάτων δοκιµής. Η ενασχόληση της ερευνητικής οµάδας µε το πρόβληµα του reseeding οδήγησε στις δηµοσιεύσεις [14-16]. Στις τρεις αυτές εργασίες, το µοντέλο σφαλµάτων που χρησιµοποιήθηκε ήταν αυτό του απλού σφάλµατος µόνιµης τιµής (single stuck-at fault model). Ο λόγος είναι ότι το µοντέλο αυτό µπορεί να αντιπροσωπεύσει ένα µεγάλο αριθµό από τα φυσικά ελαττώµατα που µπορούν να εµφανιστούν σε ένα κύκλωµα. Επίσης, στόχος παντού ήταν η πλήρης κάλυψη των απλών σφαλµάτων µόνιµης τιµής του υπό έλεγχο κυκλώµατος. Αναλυτικότερα, στην εργασία [14] παρουσιάζουµε ένα νέο σχήµα ανατροφοδότησης για σχήµατα BIST βασισµένα σε ολισθητές γραµµικής ανάδρασης, το οποίο δεν χρησιµοποιεί µνήµη για να αποθηκεύσει τις αρχικές καταστάσεις µε τις οποίες θα ανατροφοδοτηθεί το LFSR, αλλά τις παράγει κατά το χρόνο εφαρµογής του ελέγχου τροποποιώντας τις καταστάσεις από τις οποίες διέρχεται το LFSR µε τη βοήθεια πυλών αποκλειστικής διάζευξης. Το νέο αυτό σχήµα συνοδεύεται και από έναν αλγόριθµο επιλογής των κατάλληλων αρχικών καταστάσεων, έτσι ώστε το κόστος υλοποίησής του να ελαχιστοποιείται. Πίνακας 4. Σύγκριση των αποτελεσµάτων της τεχνικής που προτάθηκε στο [14] µε αυτά του [12] Πλήθος διανυσµάτων δοκιµής Επιβάρυνση υλικού Προτεινόµενη [12] Κύκλωµα Προτεινόµενη [12] Μείωση Τεχνική [14] Λογική Multiplexers Τεχνική [14] bits πύλες) Ελέγχου πύλες) c2670 1002 10206 90,2 % 373 33 x 233 H 280 s420 1876 10843 82,7 % 125 9 x 34 H 41 s641 1084 2430 55,4 % 61 6 x 54 H 65 s713 1963 2759 28,6 % 59 7 x 54 H 65 s820 498 527 5,5 % 182 34 x 23 H 28 s838 1223 9273 86,8% 423 43 x 66 H 79 s953 3147 4834 34,9 % 54 4 x 45 H 54 s1196 11553 18776 38,5 % 49 4 x 32 H 38 s1238 7257 7713 5,9 % 77 5 x 32 H 38 s1423 1102 1308 15,7 % 71 4 x 91 H 109 Στον Πίνακα 4 [14], παρουσιάζεται η σύγκριση των αποτελεσµάτων της τεχνικής που προτείναµε µε τα αποτελέσµατα της τεχνικής του [12] για διάφορα ISCAS '85 και '89 benchmark κυκλώµατα. Από τα αποτελέσµατα αυτά είναι προφανές ότι η προτεινόµενη τεχνική υπερέχει τόσο ως προς το πλήθος των διανυσµάτων δοκιµής που χρησιµοποιεί (στήλες 2-4), όσο και ως προς το κόστος που απαιτείται για την υλοποίησή της (στήλες 5-8) σε σχέση µε αυτή του [12], παρά το γεγονός ότι το κόστος της λογικής ελέγχου για τα σχήµατα της τελευταίας δεν είναι δυνατόν να υπολογισθεί (συµβολίζεται µε Η). Σηµειώνουµε ότι µία ισοδύναµη πύλη αντιστοιχεί σε µία πύλη NAND δύο εισόδων. 4

Στην εργασία [15] παρουσιάζουµε τη γενίκευση της τεχνικής του [14] και δείχνουµε το πώς αυτή µπορεί να εφαρµοστεί σε κυκλώµατα TPG βασισµένα σε συσσωρευτές (προσθετές και αφαιρέτες). Οι συγκρίσεις µε τις τεχνικές των εργασιών [12, 13] είναι πολύ ευνοϊκές, καθώς και πάλι η χρήση πολυπλεκτών από τις τεχνικές [12, 13] δηµιουργεί σηµαντική επιβάρυνση από άποψη υλικού, ενώ ακόµα επιβαρύνει την απόδοση του συνολικού συστήµατος, κάτι που δεν συµβαίνει µε την προτεινόµενη τεχνική. Επιπλέον, στην εργασία [15] δίνονται συγκριτικά αποτελέσµατα για την περίπτωση των ολισθητών γραµµικής ανάδρασης, και σε σχέση µε τις µεθόδους [10, 11] που δεν είχαν παρουσιαστεί στο [14]. Στο [16] τέλος, παρουσιάζεται µία επιπλέον τεχνική, η οποία βασιζόµενη στην ύπαρξη αδιάφορων όρων στα διανύσµατα δοκιµής των σφαλµάτων των υπό έλεγχο κυκλωµάτων προσπαθεί µε τη χρήση κάποιων ευρεστικών κριτηρίων να µειώσει το πλήθος των αρχικών καταστάσεων που χρειάζονται για την ανατροφοδότηση TPG κυκλωµάτων που βασίζονται σε ολισθητές γραµµικής ανάδρασης. Τα αποτελέσµατα είναι πολύ καλά ως προς την επιβάρυνση υλικού, όπως φαίνεται και στον Πίνακα 5, ενώ και ως προς το µήκος της ακολουθίας ελέγχου, σχεδόν σε όλες τις περιπτώσεις, η προτεινόµενη τεχνική είναι πολύ καλύτερη από αυτές των [10-12]. Πίνακας 5. Σύγκριση επιβάρυνσης υλικού της τεχνικής που προτάθηκε στο [16] µε αυτές των [10-12] Κύκλωµα Πλήθος Κύριων Εισόδων Προτεινόµενη τεχνική [16] Λογική bits Ελέγχου πύλες)* πύλες) bits πύλες)* [10] [11] [12] Λογική Ελέγχου Προγρ. LFSR πύλες) bits πύλες)* Λογική Ελέγχου πύλες) bits πύλες)* Λογική Ελέγχου c2670 233 757 108 874 H1 1025 4078 65 1981 H2 c7552 207 1294 164 983 H1 911 5537 65 - - s420 34 94 96 68 H1 150 68 42 85 H2 s641 54 54 59 95 H1 238 122 46 95 H2 s713 54 54 54 81 H1 238 108 42 108 H2 s820 23 36 73 35 H1 101 - - 201 H2 s838 66 347 119 215 H1 290 479 54 726 H2 s953 45 34 58 68 H1 198 68 42 56 H2 s1196 32 40 73 48 H1 141 96 42 40 H2 s1238 32 32 66 64 H1 141 72 42 48 H2 s1423 91 68 54 114 H1 400 - - 114 H2 s5378 214 214 68 321 H1 942 54 41 - - s9234 247 1235 143 1420 H1 1087 - - - - *: Χρησιµοποιήσαµε την αντιστοιχία 1 bit = 0,25 ισοδύναµες πύλες που δόθηκε στο [10] Περισσότερες λεπτοµέρειες για τις προτεινόµενες τεχνικές, και τα πειραµατικά αποτελέσµατα παρουσιάζονται στα επισυναπτόµενα αντίγραφα των δηµοσιεύσεων. Συνοψίζοντας, η ερευνητική δραστηριότητα της οµάδας στα δύο παραπάνω αντικείµενα έχει οδηγήσει σε 2 δηµοσιεύσεις σε διεθνή workshops, 1 δηµοσίευση σε διεθνές συνέδριο, 1 δηµοσίευση σε διεθνές περιοδικό, ενώ άλλη µία εργασία βρίσκεται υπό κρίση σε διεθνές περιοδικό. Αναφορές [1] C. Efstathiou, et. al., "Area Time Efficient Modulo 2 n -1 Adder Design", IEEE Trans. on Circuits and Systems II, Vol. 41, no. 7, pp. 463 467, July 1994. [2] L. Kalamboukas, et. al., "High-Speed Parallel-Prefix Modulo 2 n -1 Adders", IEEE Trans. on Comp., Vol. 49, No.7, pp. 673-680, July 2000. [3] C. Efstathiou & H. T. Vergos, "Modified Booth 1's Complement and Modulo 2 n -1 Multipliers", Proceedings of the 7th IEEE International Conference on Electronics, Circuits & Systems, (ICECS '2K), Vol. II, pp. 637 640, December 2000, Beirut, Lebanon. [4] M. J. Batek and J. P. Hayes, "Optimal testing and design of adders", VLSI Design, Vol. 1, No. 4, pp. 285-298, 1994. [5] W. R. Moore, "Minimal C-testable tests for block-cla adders", International Journal of Electronics, Vol. 85, No. 5, pp. 611 628, November 1998. [6] H. T. Vergos, D. Nikolos, M. Bellos and C. Efstathiou, "A Formal Test Set for RNS Adders and 5

an Efficient Low Power BIST Scheme", 2 nd IEEE Latin American Testing Workshop (LATW 2001), February 11-14, 2001, Cancun, Mexico, pp. 242-247. [7] H. T. Vergos, D. Nikolos, M. Bellos and C. Efstathiou, "Deterministic BIST for RNS Adders", submitted to the IEEE Transactions on Computers. [8] B. Nadeau-Dostie, Design for At-Speed Test, Diagnosis and Measurement, Kluwer Academic Publishers, 2000. [9] M. Bushnell and V. Agrawal, Essentials of Electronic Testing, Kluwer Academic Publishers, 2000. [10] L. R. Huang, J. Y. Jou, and S. Y. Kuo, "Gauss-Elimination-Based Generation of Multiple Seed- Polynomial Pairs for LFSR," IEEE Trans. on Computer-Aided Design of Integrated Circuits and Systems, vol. 16, no. 9, pp. 1015-1024, September 1997. [11] K. Chakrabarty, B. T. Murray, and V. Iyengar, "Built-in Test Pattern Generation For High- Performance Circuits Using Twisted-Ring Counters," Proc. of 17th IEEE VLSI Test Symposium, 1999, pp. 22-27. [12] S. Chiusano, P. Prinetto, and H. J. Wunderlich, "Non-Intrusive BIST for Systems-on-a-Chip," Proc. of International Test Conference, 2000, pp. 644-651. [13] S. Chiusano, S. Di Carlo, P. Prinetto, and H. J. Wunderlich, "On Applying the Set Covering Model to Reseeding," Proc. of Design, Automation & Test in Europe Conference, 2001, pp. 156-160. [14] E. Kalligeros, X. Kavousianos, D. Bakalis and D. Nikolos, "A New Reseeding Technique for LFSR-based Test Pattern Generation," Proc. of the 7 th IEEE International On-Line Testing Workshop, 2001, pp. 80-86. [15] E. Kalligeros, X. Kavousianos, D. Bakalis and D. Nikolos, "On-the-fly Reseeding: A New Reseeding Technique for test-per-clock BIST," to appear on Journal of Electronic Testing: Theory and Applications. [16] E. Kalligeros, X. Kavousianos, D. Bakalis and D. Nikolos, "An Efficient Seeds Selection Method for LFSR-based Test-per-clock BIST," Proc. of the 3 rd IEEE International Symposium on Quality of Electronic Design, 2002. 6