6 θ διάλεξθ Σχεδίαςθ και Υλοποίθςθ Συνδυαςτικϊν Κυκλωμάτων ςε επίπεδο Τρανηίςτορ

Transcript

1 6 θ διάλεξθ Σχεδίαςθ και Υλοποίθςθ Συνδυαςτικϊν Κυκλωμάτων ςε επίπεδο Τρανηίςτορ 1

2 2

3 Οποιοδιποτε κφκλωμα εμπεριζχει τθν ζννοια τθσ τρζχουςασ κατάςταςθσ είναι ακολουκιακό. Ζτςι, κυκλϊματα όπωσ ΜΡΚ, καταχωρθτζσ, μανταλωτζσ, μετρθτζσ, κτλ. είναι ακολουκιακά. 3

4 4

5 Ραραπάνω βλζπουμε τθν δομι μιασ ςτατικισ λογικισ πφλθσ CMOS, θ οποία αποτελεί γενίκευςθ τθσ δομισ και λειτουργίασ του αντιςτροφζα. Ζχει Ν ειςόδουσ και 1 ζξοδο, θ οποία υποχρεωτικά είναι αρνθτικι λογικι ςυνάρτθςθ (NAND, NOR, NAND-OR, κτλ.) λόγω τθσ φφςθσ τθσ δομισ τθσ πφλθσ και των τρανηίςτορ (κετικό δυναμικό κατεβάηει, αρνθτικό ανεβάηει). Το PUN είναι το δίκτυο ανζλκυςθσ, ενϊ το PDN το κακζλκυςθσ, δθλ. το μεν ανεβάηει τθν ζξοδο, το δε τθν κατεβάηει. Άρα, πρζπει να ιςχφουν τα εξισ για ορκι λειτουργία: για κάκε πικανι τιμι ειςόδων, ζνα από τα δφο αποφαςίηει τθν τιμι τθσ εξόδου δεν υπάρχει είςοδοσ όπου και τα δυο είναι ενεργά Ζτςι, το PUN είναι το αντίςτροφο του PDN και πρακτικά το PDN υλοποιεί το 0 ςτον πίνακα αλικειασ, ενϊ το PUN το 1. 5

6 6

7 7

8 Ραραπάνω βλζπουμε αναλυτικά τισ ιδιότθτεσ οδιγθςθσ NMOS/PMOS τρανηίςτορ και περιπτϊςεισ όπου επιδεικνφουν πτϊςθ τάςθσ κατά τθν οδιγθςθ κόμβων. Ράνω αριςτερά: Vgs = Vg Vs = 0 Vdd = -Vdd (ςτακερι τάςθ) => θ ζξοδοσ δεν εμποδίηεται από το Vgs Κάτω αριςτερά: Vgs = Vg Vs = Vdd 0 = Vdd (ςτακερι τάςθ) => θ ζξοδοσ δεν εμποδίηεται από το Vgs Ράνω δεξιά: Vgs = Vg Vs = Vdd Vs. Το τρανηίςτορ κα κλείςει (off) όταν Vgs = Vt, άρα όταν Vdd Vs = Vt, ςυνεπϊσ το Vs κα φτάςει το Vdd Vt. Κάτω δεξιά: Vgs = Vg Vs = 0 Vs. Το τρανηίςτορ κα κλείςει (off) όταν Vgs = Vt (αρνθτικό), άρα όταν 0 Vs = Vt, ςυνεπϊσ το Vs κα φτάςει το Vt (κετικό). 8

9 9

10 Για τθν NAND, θ ζξοδοσ είναι 0 όταν A.B, άρα το PDN πρζπει να ζχει ακριβϊσ αυτι τθν λειτουργία, δθλ. 2 τρανηίςτορ ςε ςειρά με τισ πφλεσ τουσ ςυνδεδεμζνεσ με τα A, B. Η ζξοδοσ είναι 1 όταν (Α + Β ) (οι ενεργζσ τιμζσ για το 1 είναι τα μθδενικά), ζτςι το PUN πρζπει να υλοποιθκεί ωσ 2 τρανηίςτορ παράλλθλα με ειςόδουσ A, B (τα PMOS ενεργοποιοφνται με το 0, άρα απορροφοφμε τθν άρνθςθ. 10

11 11

12 Ρολφπλοκθ πφλθ => μθ βαςικι πφλθ CMOS. 12

13 Το κάκε υποδίκτυο, δθλ. κόμβοσ κακζλκυςθσ και επιμζρουσ τρανηίςτορ του PDN μπορεί να αντιςτραφεί για να δθμιουργθκεί το PUN. Δθλαδι, όταν ςτο PDN ζχουμε υποδίκτυα ςε ςειρά ςτο PUN βάηουμε υποδίκτυα παράλλθλα, και αντίςτροφα. Στο παραπάνω παράδειγμα ζχουμε το D (Α ( Β C)) ςτο PDN, άρα ςτο PUN κζλουμε το D ςε ςειρά με τα υπόλοιπα, δθλ. το D με Α παράλλθλο με το B ςε ςειρά με το C => D (A (B C)). ( = παράλληλα, - = ςε ςειρά) 13

14 14

15 Στα πρϊτα standard cells, οι διαςυνδζςεισ γίνονταν ζξω από το ίδιο το cell, όπωσ φαίνεται ςτο παραπάνω ςχιμα. Ράνω και κάτω από το cell υπιρχαν κανάλια διαςυνδζςεων, τα οποία ςυνικωσ χρθςιμοποιοφςαν είτε 1, είτε 2 επίπεδα μετάλλου μόνο. 15

16 Στισ ςφγχρονεσ διεργαςίεσ, όπου τα επίπεδα μετάλλου φτάνουν τα 7-9, οι διαςυνδζςεισ υλοποιοφνται πάνω από τα standard cells, και δεν απαιτείται επιπλζον χϊροσ για τθν υλοποίθςθ των διαςυνδζςεων. Για να υπάρχει μια λογικι δομι ςτθν διαδικαςία διαςφνδεςθσ ορίηονται ςυνικωσ κατευκφνςεισ ανά επίπεδο μετάλλου, λ.χ.: M1 οριηόντια (λόγω Vdd, Vss) M2 κάκετα, Μ3 οριηόντια, Μ5 ρολόι οριηόντια, κτλ. 16

17 Το φψοσ των standard cells είναι επιτθδευμζνα εξιςωμζνο με ζναν αρικμό από γραμμζσ διαςφνδεςθσ (metal tracks), ζτςι ϊςτε να διευκολφνεται θ διαςφνδεςθ και να υπάρχει μια «βολικι» πυκνότθτα πυλϊν/διαςυνδζςεων, θ οποία να ευνοεί τθν αυτοματοποιθμζνθ τοποκζτθςθ και διαςφνδεςθ. 17

18 18

19 19

20 Για να καταςκευάηουμε τον Λογικό Γράφο ακολουκοφμε τα εξισ βιματα: καταςκευάηουμε και ονομάηουμε τουσ κόμβουσ του γράφου, από τα ςθμεία, κόμβουσ του κυκλϊματοσ, ςφμφωνα με τθν δομι του ςχθματικοφ (πάνω προσ κάτω ι δεξιά προσ αριςτερά) ςυνδζουμε τουσ κόμβουσ με τα τρανηίςτορ από το ςχθματικό, ονοματίηοντασ τα ςιματα που τα οδθγοφν Για τθν εφρεςθ κοινϊν διαδρομϊν Euler: Ξεκινϊντασ από οποιονδιποτε κόμβο εξετάηουμε διαδρομι που διατρζχει όλουσ τουσ κόμβουσ χωρίσ να διαπερνά 2 φορζσ από τθν ίδια ακμι (επιτρζπεται να διαπερνά τον ίδιο κόμβο) Πταν βροφμε μια τζτοια διαδρομι ςτον ζνα γράφο, τθν δοκιμάηουμε ςτον άλλο, αν παραβιάηει το κριτιριο τότε βρίςκουμε νζα διαδρομι ξεκινϊντασ από άλλο κόμβο ι από τον ίδιο και διαφορετικι διαδρομι. Αν ζχουμε εξαντλιςει όλεσ τισ διαδρομζσ ςταματάμε (δεν υπάρχει διαδρομι Euler). 20

21 Ραραπάνω βλζπουμε δυο εκδοχζσ τθσ X = (C (A + B)). Η δεξιά υλοποίθςθ είναι ςαφϊσ οικονομικότερθ όπωσ φαίνεται από (α) τον αρικμό των τμθμάτων μετάλλου που ςυνδζουν κατά μικοσ (1 δεξιά, 2 αριςτερά), (β) το γεγονόσ ότι θ διάχυςθ είναι ςυνεχισ και δεν χρθςιμοποιείται πολυ-si για ςυνδζςεισ. 21

22 22

23 23

24 24

25 25

26 26

27 27

28 28

29 29

30 30

31 31

32 32

33 33

34 34

35 35

36 36

37 37

38 Ραραπάνω βλζπουμε δυο εναλλακτικζσ υλοποιιςεισ για τρανηίςτορ μεγάλου μεγζκουσ. Αριςτερά, το τρανηίςτορ αποτελείται από τθν ςυνθκιςμζνθ πφλθ πολφ-si ςε ςχιμα ευκείασ γραμμισ. Δεξιά, το τρανηίςτορ ζχει αναδιπλωμζνθ πφλθ. Η υλοποίθςθ δεξιά είναι προτιμθτζα μια και θ χωρθτικότθτα διάχυςθσ είναι πολφ λιγότερθ (κεντρικόσ κόμβοσ). Αν κεωριςουμε, ςε υψθλό επίπεδο ανάλυςθσ, ότι θ χωρθτικότθτεσ διάχυςθσ είναι ανάλογεσ με τον αρικμό των διεπαφϊν (εμβαδό + περίμετροσ), τότε αριςτερά ζχουμε 11 επαφζσ, ενϊ δεξιά μόλισ 5 38

39 39

40 Ππωσ και ςτον αντιςτροφζα, ζτςι και ςτισ βαςικζσ ι πολφπλοκεσ ςτατικζσ διατάξεισ τρανηίςτορ μποροφμε να χρθςιμοποιιςουμε το μοντζλο τθσ ιςοδφναμθσ αντίςταςθσ. Με αυτό τον τρόπο προκφπτουν πιο πολφπλοκα RC δίκτυα, ανάλογα με τθν δομι τθσ πφλθσ που εξετάηουμε, τα οποία μποροφν να αναλυκοφν με το μοντζλο Elmore. Ζτςι, μποροφμε για κάκε είςοδο μιασ πφλθσ να εκφράςουμε τθν RC κακυςτζρθςθ από αυτιν ςτθν ζξοδο ςυναρτιςει τον επιμζρουσ R και C. 40

41 41

42 Στο παραπάνω ςχιμα, φαίνεται ςτον πίνακα τα αποτελζςματα προςομοίωςθσ SPICE που εξετάηουν τθν διαφοροποίθςθ τθσ κακυςτζρθςθσ τθσ πφλθσ ανάλογα με το διάνυςμα ςτθν είςοδο για μια πφλθ NAND 2 ειςόδων. Στο ςχιμα φαίνονται γραφικά θ ανάλυςθ για τισ ειςόδουσ ςε μετάβαςθ 1 0. Βλζπουμε ότι όταν και οι 2 είςοδοι, A και Β, αλλάηουν ταυτόχρονα τιμι θ κακυςτζρθςθ είναι μικρότερθ για τθν μετάβαςθ 1 0 (για τα παράλλθλα PMOS). Για τα NMOS βλζπουμε διαφορά μεταξφ να εκφορτίςουμε τον κόμβο απευκείασ και να τον εκφορτίςουμε εν μζρθ (πρϊτα το ενδιάμεςο ςθμείο). Ρροςζξτε ότι για τα A, B ςε ςειρά, θ πθγι του πάνω, όταν είναι ανοικτό φτάνει μόνο τα (Vdd Vtn)V. 42

43 Τα μεγζκθ των τρανηίςτορ ςε μια διάταξθ PDN, PUN πφλθσ ορίηονται βάςθ του ιςοδφναμου μεγζκουσ, και ζτςι αντίςταςθσ, του αντιςτροφζα. Ζτςι, αν ζχουμε 2 τρανηίςτορ ςε ςειρά, για να ζχουν ιςοδφναμθ αντίςταςθ με τον αντιςτροφζα κα διπλαςιάςουμε το W. Αν είναι παράλλθλα τότε δεν αλλάηουμε το μζγεκοσ, μια και μπορεί να λειτουργιςουν ανεξάρτθτα, από το ανάλογο διάνυςμα (χειρότερθ περίπτωςθ). Επιπλζον, όπωσ ειπϊκθκε και νωρίτερα μποροφμε να υπολογίςουμε τθν (χειρότερθ) κακυςτζρθςθ βάςθ του μοντζλου Elmore (Gnd Vout, Vdd Vout). Εδϊ λ.χ. θ χειρότερθ κακυςτζρθςθ 1 0 είναι tphl = (Cint. Rn + 2Rn. CL ) = 0.69 Rn (Cint + 2 CL), αν όλα τα τρανηίςτορ ζχουν τθν ίδια ιςοδφναμθ Rn. 43

44 44

45 Αρικμόσ ειςόδων πάνω από 4 δεν ζχει νόθμα λόγω του παραπάνω 45

46 Στο παραπάνω ςχιμα φαίνεται θ ςχζςθ κακυςτζρθςθσ και fan-in για μια πφλθ NAND. Βλζπουμε ότι ενϊ θ κακυςτζρθςθ του δικτφου ανζλκυςθσ, tplh εξαρτάται γραμμικά ωσ προσ τον αρικμό των ειςόδων (προςτίκενται τρανηίςτορ παράλλθλα), θ κακυςτζρθςθ του δικτφου κακζλκυςθσ, tphl, είναι ανάλογθ με το τετράγωνο του αρικμοφ των ειςόδων, λόγω των παραςιτικϊν χωρθτικοτιτων ςτισ πθγζσ των τρανηίςτορ ςε ςειρά και τθν ςυμβολι τουσ ςτθν ςυνολικι χωρθτικότθτα. 46

47 Ωσ προσ το fan-out, δθλ. το φορτίο που οδθγεί θ πφλθ ςτθν είςοδο, θ εξάρτθςθ τθσ κακυςτζρθςθσ είναι γραμμικι μια και αλλάηει θ εξωτερικι χωρθτικότθτα και όχι θ αντίςταςθ τθσ εξόδου τθσ πφλθσ που παραμζνει ςτακερι, αλλάηει δθλαδι το Cf ςτο τ = 0.69 Rις Cf. Ραραπάνω βλζπουμε γραφικζσ παραςτάςεισ που ςυςχετίηουν το fan-out με τθν κακυςτζρθςθ. Στον άξονα x φαίνεται το fan-out μιασ πφλθσ αναφοράσ, λ.χ. αντιςτροφζασ με ελάχιςτεσ τιμζσ W, L, δθλ. W = L = 2λ και W/L = 1. 47

48 48

49 49

50 50

51 51

52 Οι τιμζσ VHIGH και VLOW ςτθν παραπάνω εξίςωςθ αντιςτοιχοφν πάντα ςτο αρνητικότερο και θετικότερο δυναμικό ςτα άκρα τησ διόδου αντίςτοιχα, μια και θ εξίςωςθ αφορά τθν κατεφκυνςθ τθσ κετικά ςτραμμζνθσ διόδου, ενϊ οι παραςιτικζσ δίοδοι διάχυςθσ ζχουν τθν αντίςτροφθ φορά. 52

53 Διαφάνεια Υπενκφμιςθσ από τθν διάλεξθ 3 53

54 54

55 55

56 56

57 Μια άλλθ τεχνικι μείωςθσ τθσ κακυςτζρθςθσ είναι θ εναλλαγι των ειςόδων τθσ πφλθσ. Ζτςι, χωρίσ να αλλάηουμε τθν λειτουργία τθσ πφλθσ, ανακζτουμε τα ςιματα που φτάνουν τελευταία, δθλ. με τον μεγαλφτερο χρόνο άφιξθσ, ςτα πάνω τρανηίςτορ, κοντά ςτθν ζξοδο. Με αυτό τον τρόπο, οι επιμζρουσ χωρθτικότθτεσ προσ τθν γείωςθ είναι ιδθ εκφορτιςμζνεσ και ζτςι θ κακυςτζρθςθ κακζλκυςθσ (ι ανζλκυςθσ) είναι μικρότερθ. Η παραπάνω τεχνικι εφαρμόηεται και ςε ροζσ EDA. 57

58 Η αλγεβρικι παραγοντοποίθςθ, και γενικότερα θ επεξεργαςία μιασ δυαδικισ ςυνάρτθςθσ για τθν ανταλλαγι κακυςτζρθςθσ-εμβαδοφ, κτλ. αποτελεί τον κεμζλιο λίκο του EDA. Ώριμοι αλγόρικμοι πραγματοποιοφν τουσ παραπάνω μεταςχθματιςμοφσ, είτε ςε λογικό επίπεδο (με μθ τεχνολογικά απεικονιςμζνεσ πφλεσ), είτε ςε επίπεδο πυλϊν βιβλιοκικθσ. Βαςικζσ ιδζεσ: (α) θ μείωςθ των λογικϊν επιπζδων του κυκλϊματοσ ι (β) θ μείωςθ του ςυνολικοφ αρικμό πυλϊν με τθν χριςθ κοινϊν κόμβων (παραγόντων). 58

59 Η τεχνικι ενίςχυςθσ που παρουςιάςτθκε μπορεί κάλλιςτα να χρθςιμοποιθκεί και για πφλεσ πζραν των αντιςτροφζων. Ζτςι, είτε μποροφν να ειςαχκοφν ενιςχυτικζσ διατάξεισ μεταξφ πυλϊν, είτε οι ίδιεσ οι πφλεσ (κατά αναλογία με τον αντιςτροφζα) να επιλεχκοφν ςτο κατάλλθλο μζγεκοσ. 59

60 60

61 Η παραπάνω πφλθ NMOS με αντίςταςθ μειϊνει τον αρικμό τρανηίςτορ από τα 2Ν του CMOS ςτα N + τθν αντίςταςθ. Με αυτό τον τρόπο μειϊνονται (α) ο αρικμόσ των τρανηίςτορ, και κατά ςυνζπεια το ςυνολικό εμβαδό τθσ πφλθσ, και (β) θ χωρθτικότθτα τθσ εξόδου, και κατά ςυνζπεια θ ταχφτθτα. Η διάταξθ αυτι βζβαια κυςιάηει (i) τα περικϊρια κορφβου, αφοφ είναι ςαφζσ ότι το δυναμικό VOL είναι πάντα > 0 και εξαρτάται από τουσ λόγουσ των μεγεκϊν, και (ii) καταναλϊνει ςθμαντικό ρεφμα όταν το PDN είναι ενεργό, δθλ. θ ζξοδοσ είναι ςτο 0. 61

62 Στο επίπεδο του πυριτίου μια εναλλακτικι δομι αντίςταςθσ, ςθμαντικά μικρότερθ ςε εμβαδό είναι θ χριςθ τρανηίςτορ (ενεργό φορτίο). Ζτςι, παραπάνω βλζπουμε δυο εναλλακτικζσ διατάξεισ τθσ παραδοςιακισ αντίςταςθσ, δθλ. (1) τρανηίςτορ NMOS με κανάλι υψθλισ αντίςταςθσ (depletion με χϊρο αραίωςθσ) και Vgs = 0, (2) τρανηίςτορ PMOS με Vgs = 0, δθλ. μόνιμα ενεργό. Οι παραπάνω διατάξεισ ζχουν ιςοδφναμθ λειτουργία και χρθςιμοποιοφνται ανάλογα με τα χαρακτθριςτικά τθσ διεργαςίασ. 62

63 63

64 Ραραπάνω φαίνεται θ καμπφλθ μετάβαςθσ ενόσ αντιςτροφζα ψευδό-nmos για διαφορετικά μεγζκθ του PMOS τρανηίςτορ, από W/L = 0.5 ζωσ 4. Φαίνονται τα εξισ: (α) θ καμπφλθ δεν είναι ςυμμετρικι, όπωσ του CMOS, ωσ προσ τθν καμπυλότθτα και (β) το VOL τείνει προσ το μθδζν ανάλογα με τθν τιμι του W/L του PMOS. Από τθν παραπάνω DC ανάλυςθ λείπει ανάλυςθ τθσ κακυςτζρθςθσ τθσ πφλθσ ωσ προσ το μζγεκοσ, αντίςταςθ του PMOS. Ζτςι, όπωσ φαίνεται παραπάνω όςο μεγαλφτερθ θ αντίςταςθ του PMOS, τόςο καλφτερο το VOL. Από τθν άλλθ, όςο μεγαλφτερθ θ αντίςταςθ του PMOS τόςο περιορίηεται το Ids του NMOS PDN με αποτζλεςμα να μεγαλώνει θ κακυςτζρθςθ τθσ πφλθσ! Ζτςι υπάρχει ζνασ ςαφισ ςυμψθφιςμόσ ταχφτθτασ, περικωρίων κορφβου. 64

65 Η διαφορικι λογικι DCVSL αποτελεί μια μεκοδολογία υλοποίθςθσ πυλϊν με NMOS τρανηίςτορ και ενεργό φορτίο (PMOS), θ οποία αντιμετωπίηει το πρόβλθμα του ςτατικοφ ρεφματοσ και των περικωρίων κορφβου. Στισ πφλεσ DCVSL οι είςοδοι παρζχονται και ςτισ 2 πολικότθτεσ και υλοποιοφνται πάντα 2 δίκτυα PDN, ζνα κετικισ πολικότθτασ (f) και ζνα αρνθτικισ (f ). Τα δυο μποροφν να μοιράηονται τρανηίςτορ. Έτςι θ πφλθ υλοποιεί και το f και το f άρα ςε υλοποιιςεισ DCVSL δεν υπάρχει ανάγκθ για τθν χριςθ αντιςτροφζων! Οι ζξοδοι των δυο PDN διαςταυρϊνονται με τα ενεργά φορτία PMOS. Ζτςι, όταν f = 0, τότε θ ζξοδοσ τθσ f ανελκφεται ςτο 1 από το ςχετικό PMOS, ι όταν f = 0, τότε θ ζξοδοσ τθσ f ανελκφεται ςτο 1 από το ςχετικό PMOS. Οι πφλεσ DCVSL απαιτοφν επίςθσ κατάλλθλο λόγο μεγεκϊν μια και ςτισ εναλλαγζσ κατάςταςθσ τθσ πφλθσ τα PMOS αντιβαίνουν ςτθν αλλαγι. Άρα τα PMOS πρζπει να ζχουν μικρότερθ οδθγθτικι ικανότθτα από τα PDN που γειϊνουν τα δυο PDN. 65

66 66

67 Στισ πφλεσ DCVSL υπάρχει κετικι ανάδραςθ μεταξφ των εξόδων, δθλ. θ οποιαδιποτε μικρι διαφορά μεταξφ των f, f ενιςχφεται από τθν διαςταυρωμζνθ δομι των PMOS (δομι διαφορικοφ ενιςχυτι). Στο παραπάνω γράφθμα είναι ευδιάκριτθ θ αντίςταςθ του PMOS ςτθν αλλαγι τθσ εξόδου (ΑΒ). 67

68 Με διατάξεισ τρανηίςτορ ωσ διακόπτεσ οι οποίοι διαςφνδεουν απευκείασ ειςόδουσ ςε εξόδουσ μποροφμε επίςθσ να υλοποιιςουμε ςτατικζσ πφλεσ. Για κάποιεσ λογικζσ πφλεσ, λ.χ. XOR, θ υλοποίθςθ με πφλεσ διζλευςθσ είναι φτθνότερθ ςε εμβαδό και πιο γριγορθ. Η λογικι τρανηίςτορ διζλευςθσ μπορεί να υλοποιιςει και κετικζσ πφλεσ! Η λογικι τρανηίςτορ διζλευςθσ ςτθρίηεται ςτθν εξίςωςθ ειςόδων με εξόδουσ, δθλ. μεταςχθματιςμό του πίνακα αλθκείασ ςε ςυνκικεσ ιςότθτασ, λ.χ. όταν οι είςοδοι είναι 01 τότε θ ζξοδοσ είναι ίςθ με τθν 2 θ είςοδο. Ζτςι, τζτοιεσ ςυνκικεσ μετατρζπονται άμεςα ςε δίκτυα ιςότθτασ. 68

69 Ραραπάνω βλζπουμε μια πφλθ AND δυο ειςόδων. Η ανάλυςθ ζχει ωσ εξισ: AB: 00 -> θ ζξοδοσ εξιςϊνεται με το 0 (κάτω τρανηίςτορ) 01 -> θ ζξοδοσ εξιςϊνεται με το 0 (πάνω τρανηίςτορ) 10 -> θ ζξοδοσ εξιςϊνεται με το 0 (κάτω τρανηίςτορ) 11 -> θ ζξοδοσ εξιςϊνεται με το 1 (πάνω τρανηίςτορ) Η ομοιότθτα με το ςτατικό CMOS είναι ότι για κάκε ςυνδυαςμό κζλουμε ζνα μονοπάτι διζλευςθσ προσ τθν ζξοδο. 69

70 Τα τρανηίςτορ NMOS άγουν αςκενζσ 1, ενϊ τα PMOS αςκενζσ 0, όπωσ ζχουμε εξθγιςει ςτθν αρχι τθσ διάλεξθσ, και ζτςι εκδθλϊνεται το φαινόμενο πτϊςθσ τάςθσ. Η ανόρκωςθ τθσ πτϊςθσ τάςθσ μπορεί να επιτευχκεί μζςω ςτατικισ πφλθσ CMOS, και τθσ επανακτθτικισ ιδιότθτασ δυναμικοφ τθσ τελευταίασ, όπωσ φαίνεται ςτο παραπάνω Σχιμα. Ραρόλο που το NMOS παρουςιάηει πτϊςθ τάςθσ κατά Vtn, θ ζξοδοσ του αντιςτροφζα παρζχει ζνα κακαρό VOH. Ζτςι, μια προςζγγιςθ χειριςμοφ τθσ πτϊςθσ τάςθσ είναι θ επανάκτθςθ μζςω ςτατικϊν CMOS. 70

71 71

72 Το μζγεκοσ του Mr είναι κρίςιμο μια και αντιςτζκεται ςτθν αλλαγι κατάςταςθσ του κόμβου Χ (Vdd 0). Ζτςι, πρζπει να ζχει μικρότερθ οδθγθτικι ικανότθτα από το Mn (Mn >> Mr) για να μπορεί το Mn να επιβάλλει τθν τιμι 0. Ρρακτικά, ο λόγοσ Rr, Rn πρζπει να μπορεί με αςφάλεια να ρίξει τον κόμβο Χ κάτω από το Vm του επόμενου αντιςτροφζα (που κακορίηεται από τα R1, R2). Από τθν άλλθ, όςο μεγαλφτερο είναι το Mr τόςο γρθγορότερθ θ ανόρκωςθ και μικρότερο το ςτατικό ρεφμα. Πμωσ τόςο μεγαλφτερθ θ παραςιτικι χωρθτικότθτα ςτο X, θ οποία επιβαρφνει τθν κακυςτζρθςθ Α Χ. 72

73 73

74 74

75 Η CPL είναι το ανάλογο τθσ DCVSL για λογικι τρανηίςτορ διζλευςθσ. Στθν διαφορικι λογικι CPL ςχθματίηουμε τθν f και τθν f χρθςιμοποιϊντασ τρανηίςτορ διζλευςθσ. Ζτςι, πρακτικά υλοποιοφμε το κετικό και αρνθτικό πίνακα αλθκείασ. Το χαρακτθριςτικό τθσ είναι τα ίδια ςιματα ςτισ οριηόντιεσ πφλεσ διζλευςθσ. Ρριν τθν ζξοδο μιασ πφλθσ CPL χρθςιμοποιοφμε αντιςτροφείσ για να ενιςχφςουμε το δυναμικό και να βελτιϊςουμε τα επίπεδα κορφβου τθσ εξόδου. Αν εςτιάςουμε ςτθν AND/NAND δεξιά, ζχουμε (AB) : 00 : τα κάτω τρανηίςτορ τθσ f, f είναι ενεργά (ON) f = 0, f = 1 01 : τα πάνω τρανηίςτορ τθσ f, f είναι ενεργά (ΟΝ) f = 0, f = 1 10 : τα κάτω τρανηίςτορ τθσ f, f είναι ενεργά (ON) f = 0, f = 1 11 : τα πάνω τρανηίςτορ τθσ f, f είναι ενεργά (ON) f = 1, f =

76 Αν ςυνενϊςουμε παράλλθλα ζνα NMOS και ζνα PMOS ςε διάταξθ διζλευςθσ, τότε ζχουμε ζνα διακόπτθ διζλευςθσ χωρίσ πτϊςθ τάςθσ και ςτισ δυο κατευκφνςεισ, δθλ. επιτρζπει να περάςει και ιςχυρό «1», και ιςχυρό «0». Οι είςοδοι των NMOS και PMOS είναι πάντα αντίςτροφεσ και ίςεσ με το ςιμα ενεργοποίθςθσ και το αντίςτροφο του αντίςτοιχα. Φυςικά, ο διακόπτθσ που δθμιουργείται μπορεί να μθν παρουςιάηει πτϊςθ τάςθσ, όμωσ παρουςιάηει τθν αντίςταςθ του τρανηίςτορ. Αντί για κάκετα, όπωσ ςτισ ςτατικζσ πφλεσ CMOS, οριηόντια. 76

77 Ραραπάνω βλζπουμε τισ ςτιγμιαίεσ αντιςτάςεισ των PMOS και NMOS κατά τθν διάρκεια οδιγθςθσ ενόσ λογικοφ «1», 2.5V, ςτθν ζξοδο Vout. Το Vout ξεκινάει από «0», άρα το PMOS ξεκινά ςε κορεςμό και κακϊσ το Vout ανεβαίνει βαίνει προσ γραμμικι και κλείνει (OFF). Το NMOS επίςθσ ξεκινά ςε κορεςμό όταν το Vout είναι ςτο «0». Κακϊσ όμωσ το Vout προςεγγίηει το Vdd-Vtn, θ αντίςταςθ του μεγαλϊνει μζχρι που κλείνει (OFF) και το PMOS ςυνεχίηει να οδθγεί, μόνο του, το Vout μζχρι τα 2.5V. 77

78 Ραραπάνω βλζπουμε τθν υλοποίθςθ ενόσ πολυπλζκτθ, F = S.Α + S B, με τρανηίςτορ διζλευςθσ ςε ςχθματικό και διάταξθ. 78

79 Η παραπάνω υλοποίθςθ τθσ πφλθσ XOR χρθςιμοποιείται ςε πολλά κυκλϊματα μια και είναι ςθμαντικά μικρότερθ (4 τρανηίςτορ) και γρθγορότερθ από τθν ςτατικι CMOS XOR (8 τρανηίςτορ). Η αριςτερι πφλθ κάνει το f 1 όταν A B ι ΑB. Ζνασ άλλοσ τρόποσ να εξθγθκεί θ αριςτερι πφλθ είναι ότι f = A, όταν (Β = 1). Πταν Β = 0 θ αριςτερι πφλθ οδθγεί αςκενείσ τιμζσ ςτθν f, τισ οποίεσ θ δεξιά ανορκϊνει. Η δεξιά κάνει το f ίςο με το Α όταν το B είναι μθδζν. Αναλυτικά: 00 : αςκενζσ «0» από το Μ2, ιςχυρό μθδζν από τθν πφλθ μεταβίβαςθσ 01 : ιςχυρό «1» από το Μ2, θ πφλθ μεταβίβαςθσ δεξιά κλειςτι (OFF) 10 : αςκενζσ «1» από το Μ1, ιςχυρό ζνα από τθν πφλθ μεταβίβαςθσ 11 : ιςχυρό «0» από το Μ1, θ πφλθ μεταβίβαςθσ δεξιά κλειςτι (OFF) 79

80 80

81 81

82 Τα δυναμικά κυκλϊματα και θ λειτουργία τουσ είναι αποκλειςτικά εξαρτθμζνθ από τθν χριςθ ενόσ ρολογιοφ, παρόλο που πρόκειται για «ςυνδυαςτικά» και όχι «ακολουκιακά». Στθν ουςία, τα δυναμικά είναι ακολουκιακά, λόγω του ότι αποκθκεφουν εμβαδό, απλά οι ςυνδυαςτικζσ ςυναρτιςεισ που υλοποιοφν παραπλανοφν ωσ προσ το αντίκετο. Ππωσ φαίνεται ςτο παραπάνω παράδειγμα, το κφκλωμα λειτουργεί ςε δυο φάςεισ, (α) προφόρτιςθ και (β) αξιολόγθςθ. Στθν πρϊτθ φάςθ θ ζξοδοσ ανελκφεται ςτο «1» από το PMOS του ρολογιοφ, ενϊ επίςθσ το NMOS αποκόπτει το ςτατικό ρεφμα. Στθν δεφτερθ φάςθ, το NMOS του ρολογιοφ επιτρζπει τθν ςυνδυαςτικι αξιολόγθςθ. Το δίκτυο κακζλκυςθσ είτε κα κατεβάςει το Out ςτο λογικό 0, είτε κα μείνει ςβθςτό (OFF), με αποτζλεςμα o κόμβοσ Out να είναι απομονωμζνοσ (ςθμείο υψθλισ αντίςταςθσ) και από το Vdd και από το Vss. 82

83 83

84 84

85 85

86 Τα παραπάνω ςυνεπάγονται ότι το ρολόι ζχει και κάτω όριο, από τον χρόνο προφόρτιςθσ και τον εκφυλιςμό του Vout ςυναρτιςει τθσ περιόδου του ρολογιοφ, άρα το ρολόι είναι διπλά φραγμζνο για δυναμικά κυκλώματα! Συνεπϊσ τα δυναμικά κυκλϊματα CMOS απευκφνονται μόνο ςε εφαρμογζσ υψθλισ ταχφτθτασ. 86

87 Σε αυτι τθν περίπτωςθ, Ιsc!= 0 μια και ο ςυντθρθτισ μπορεί να είναι ανοικτόσ ταυτόχρονα με το δίκτυο κακζλκυςθσ. Επιπλζον, το κφκλωμα πλζον απαιτεί ρφκμιςθ μεγεκϊν για τθν λειτουργία του, μια και ο ςυντθρθτισ και το δίκτυο κακζλκυςθσ βρίςκονται ςε ανταγωνιςμό. Ζτςι, το μζγεκοσ του ςυντθρθτι πρζπει να είναι < ιςοδφναμο μζγεκοσ του PDN, το οποίο και του αντιτίκεται. 87

88 Ζςτω ότι αρχικά ζχουμε Vout = Vdd (t = 0), και Vx (t = 0) = 0. Το τρανηίςτορ A παρουςιάηει γενικά πτϊςθ τάςθσ Vtn. Ζτςι, όταν ανοίγει το A, ανάλογα με τισ χωρθτικότθτεσ CL, CA παρουςιάηονται τα εξισ δυο ςενάρια: 1. ΔVout < Vtn => Vx = Vdd Vtn, δθλ. δεν ζχει πζςει θ τάςθ του Vx, άρα ζχουμε (αρχι διατιρθςθσ φορτίου) CL. Vdd = CL. Vout + CA.(Vdd Vtn), και ΔVout = -(CA/CL).(Vdd Vtn) 2. ΔVout > Vtn => τα Vout, Vx φτάνουν τθν ίδια τελικι τιμι, άρα ζχουμε (αρχι διατιρθςθσ φορτίου) CL. Vdd = Vout (CL + CA), και ΔVout = -Vdd(CA/(CA + CL)) Για να διαπιςτϊςουμε αν ιςχφει το 1 ι το 2 μποροφμε να κζςουμε ΔVout = -Vtn ςτθν εξίςωςθ του 2. Ζτςι ζχουμε CA/CL = Vtn/(Vdd Vtn). Η πτϊςθ καλό είναι να είναι μικρότερθ του Vtp, ζτςι ϊςτε να μθν καταναλϊνει ςτατικό ρεφμα θ επόμενθ πφλθ. 88

89 Για να εξετάςουμε τθν επιρροι διαμοιραςμοφ φορτίου ςτο παραπάνω κφκλωμα εξετάηουμε τθν χείριςτθ περίπτωςθ ωσ προσ το διάνυςμα ειςόδου, δθλ. τθν περίπτωςθ που προκαλεί τθν μζγιςτη πτϊςθ τάςθσ ςτθν ζξοδο λόγω του φαινομζνου. Η μζγιςτθ πτϊςθ τάςθσ ςυνεπάγεται και τθν μζγιςτθ εςωτερικι χωρθτικότθτα των ςχετικϊν κόμβων. Στο ςυγκεκριμζνο παράδειγμα αυτζσ είναι A BC ι AB C (ενεργοποιοφν τισ χωρθτικότθτεσ 15fF και 15fF). Χρθςιμοποιϊντασ τον τφπο που είδαμε ζχουμε 30/(30+50).2.5 = 0.94V. Άρα το VM τθσ επόμενθσ πφλθσ πρζπει να είναι κάτω από 1.56V!!! 89

90 90

91 Η ηεφξθ προσ τα πίςω προκαλείται από τισ επιπλζον χωρθτικότθτεσ που εφαρμόηονται ανάλογα με διανφςματα τθσ επόμενθσ πφλθσ. Αυτζσ επθρεάηουν προσ τα πίςω το δυναμικό τθσ προθγοφμενθσ (δυναμικισ). 91

92 Το Out1 ανεβαίνει πάνω από το Vdd λόγω τθσ ηεφξθσ του ρολογιοφ, ζωσ ότου να ενεργοποιθκεί το In. Το Out2 δεν πζφτει ςτα 0V λόγω του Out1! 92

93 93

94 94

95 Ράντα μετά τθν προφόρτιςθ θ ζξοδοσ Out1 είναι 1. Εφαρμόηεται το In (0 1) και ενεργοποιείται το ρολόι. Ο χρόνοσ κακζλκυςθσ του Out1 ςε μθδζν επθρεάηει τθν επόμενθ πφλθ, ζτςι και το Out2 κατεβαίνει. Όταν το Out1 πζςει κάτω από το Vtn τότε κα ςταματιςει να εκφορτίηεται θ επόμενθ πφλθ!!! Ζτςι, είναι απαραίτθτο να εκφορτίηονται οι είςοδοι πριν τθν αξιολόγθςθ τθσ επόμενθσ πφλθσ όπωσ κα δοφμε παρακάτω 95

96 Στθν λογικι ντόμινο οι δυναμικζσ πφλεσ διαςυνδζονται μζςω ενόσ αντιςτροφζα. Ζτςι, θ προφόρτιςθ τθσ εξόδου ςτο 1 ςυνεπάγεται προφόρτιςθ των ειςόδων τθσ επόμενθσ ςε μθδζν. Η αξιολόγθςθ ςε μθδζν ςυνεπάγεται μετάβαςθ 0 1 ςτισ εξόδουσ τθσ επόμενθσ. Άρα, θ λογικι Ντόμινο πλθροί τισ προχποκζςεισ για αξιόπιςτθ ςυνζνωςθ δυναμικϊν πυλϊν. 96

97 97

98 98

99 99

100 100

101 101