ΗΜΥ 210 ΣΧΕΔΙΑΣΜΟΣ ΨΗΦΙΑΚΩΝ ΣΥΣΤΗΜΑΤΩΝ. Χειµερινό Εξάµηνο 2016 ΔΙΑΛΕΞΗ 16: Μετρητές (Counters)

ΗΜΥ 210 ΣΧΕΔΙΑΣΜΟΣ ΨΗΦΙΑΚΩΝ ΣΥΣΤΗΜΑΤΩΝ Χειµερινό Εξάµηνο 2016 ΔΙΑΛΕΞΗ 16: Μετρητές (Counters) ΧΑΡΗΣ ΘΕΟΧΑΡΙΔΗΣ Επίκουρος Καθηγητής, ΗΜΜΥ (ttheocharides@ucy.ac.cy)

Περίληψη q Μετρητής Ριπής q Σύγχρονος Δυαδικός Μετρητής Σχεδιασµός µε D Flip-Flops Σχεδιασµός µε J-K Flip-Flops q Σειριακοί και Παράλληλοι Μετρητές q Δυαδικός Μετρητής Πάνω-κάτω (Up-down) q Δυαδικός Μετρητής µε Παράλληλη Φόρτωση q Μετρητής BCD, Μετρητές τυχαίων ακολουθιών q Μετρητές σε VHDL ΗΜΥ210 Δ16 Μετρητές - Counters.2 Θεοχαρίδης, ΗΜΥ, 2016

Μετρητές (Counters) q Ένας µετρητής είναι ένας καταχωρητής που «µετρά» µια προκαθορισµένη ακολουθία καταστάσεων, βάση της εφαρµογής παλµών του ρολογιού. q Οι µετρητές κατηγοριοποιούνται σε: Μετρητές Ριπής: - Το ρολόι του συστήµατος ενώνεται στην είσοδο ρολογιού του LSB FF. - Για τα υπόλοιπα FFs, η έξοδος ενός FF ενώνεται στην είσοδο ρολογιού του επόµενου σηµαντικού FF. - Δεν υπάρχει κοινό ρολόι. - Χαµηλή κατανάλωση ισχύος. Γιατί; Σύγχρονους Μετρητές: - Όλα τα FFs έχουν κοινό ρολόι - Χρήση λογικής για υλοποίηση της επόµενης κατάστασης. ΗΜΥ210 Δ16 Μετρητές - Counters.3 Θεοχαρίδης, ΗΜΥ, 2016

Μετρητής Ριπής (Ripple Counter) q Πως δουλεύει; Στην θετική ακµή στην είσοδο του ρολογιού του Α, το Α συµπληρώνεται Clock D C R A Η είσοδος ρολογιού για το B είναι το συµπλήρωµα της εξόδου του A D B Όταν το Α αλλάξει από 1 σε 0 (αρνητική ακµή), υπάρχει θετική ακµή (0 σε 1) στην είσοδο ρολογιού του Β, προκαλώντας το Β να συµπληρωθεί C Reset C R q à Προς-τα-πάνω (upward counting). Γιατί; A B 0 1 2 3 0 1 ΗΜΥ210 Δ16 Μετρητές - Counters.4 Θεοχαρίδης, ΗΜΥ, 2016

Μετρητής Ριπής (συν.) q Τα βέλη δείχνουν την σχέση αιτίαςαποτελέσµατος από την προηγούµενη διαφάνεια q Η αντίστοιχη ακολουθία καταστάσεων είναι: (B,A) = (0,0), CP (0,1), (1,0), (1,1), (0,0), (0,1), q Κάθε επιπρόσθετο bit, C, D, συµπεριφέρεται όπως το bit B, αλλάζοντας 50% λιγότερο συχνά από το προηγούµενο bit. q Για 3 bits: (C,B,A) = (0,0,0), (0,0,1), (0,1,0), (0,1,1), (1,0,0), (1,0,1), (1,1,0), (1,1,1), (0,0,0), A B 0 1 2 3 0 1 ΗΜΥ210 Δ16 Μετρητές - Counters.5 Θεοχαρίδης, ΗΜΥ, 2016

Μετρητής Ριπής (συν.) q Τα βέλη δείχνουν την σχέση αιτίαςαποτελέσµατος από την προηγούµενη διαφάνεια à CP A Clock-to-output καθυστέρηση. Πόση είναι, για n-ffs; à ripple effect q Η αντίστοιχη ακολουθία καταστάσεων είναι: (B,A) = (0,0), (0,1), (1,0), (1,1), (0,0), (0,1), q Κάθε επιπρόσθετο bit, C, D, συµπεριφέρεται όπως το bit B, αλλάζοντας 50% λιγότερο συχνά από το προηγούµενο bit. q Για 3 bits: (C,B,A) = (0,0,0), (0,0,1), (0,1,0), (0,1,1), (1,0,0), (1,0,1), (1,1,0), (1,1,1), (0,0,0), B 0 1 2 3 0 1 ΗΜΥ210 Δ16 Μετρητές - Counters.6 Θεοχαρίδης, ΗΜΥ, 2016

Άλλο παράδειγµα: Μετρητής Ριπής προς-τα-πάνω 4ων-bit, µε JK FFs J=K=1 à Q i (t+1) = Q i (t) FFs είναι αρνητικά ακµοπυροδοτούµενα Θυµηθείτε... ΗΜΥ210 Δ16 Μετρητές - Counters.7 Θεοχαρίδης, ΗΜΥ, 2016

Παράδειγµα (συν.) Λειτουργία: q Το λιγότερο σηµαντικό bit (Q 0 ) συµπληρώνεται σε κάθε αρνητική ακµή του ρολογιού του συστήµατος. q Κάθε φορά του το Q 0 αλλάζει από 1 σε 0, το Q 1 συµπληρώνεται. q Κάθε φορά του το Q 1 αλλάζει από 1 σε 0, το Q 2 συµπληρώνεται. q Κάθε φορά του το Q 2 αλλάζει από 1 σε 0, το Q 3 συµπληρώνεται, ΗΜΥ210 Δ16 Μετρητές - Counters.8 Θεοχαρίδης, ΗΜΥ, 2016

Μετρητής Ριπής προς-τα-κάτω 4ων-bit µε JK-FFs q Χρησιµοποιήστε ασύγχρονο Set (ή Preset) (S) για να ξεκινήσει από 1111. q Εναλλακτικοί σχεδιασµοί: Αλλαγή της ακµοπυροδότησης σε θετική Ένωση της συµπληρωµένης εξόδου του κάθε FF στην είσοδο ρολογιού C του επόµενου σηµαντικού FF στη σειρά ΗΜΥ210 Δ16 Μετρητές - Counters.9 Θεοχαρίδης, ΗΜΥ, 2016

Μετρητής Ριπής προς-τα-κάτω 4ων-bit µε JK-FFs -- VHDL Θετικά ακµοπυρυδοτούµενα JK FFs µε ασύγχρονο reset Q(t) Q(t+1) J K 0 0 0 X 0 1 1 X 1 0 X 1 1 1 X 0 ΗΜΥ210 Δ16 Μετρητές - Counters.10 Θεοχαρίδης, ΗΜΥ, 2016

Μετρητής Ριπής προς-τα-κάτω 4ων-bit µε JK-FFs - VHDL (συν.) ΗΜΥ210 Δ16 Μετρητές - Counters.11 Θεοχαρίδης, ΗΜΥ, 2016

Προσοµοίωση ΗΜΥ210 Δ16 Μετρητές - Counters.12 Θεοχαρίδης, ΗΜΥ, 2016

Σύγχρονοι Δυαδικοί Μετρητές Synchronous Binary Counters) Για εξουδετέρωση του προβλήµατος του «ripple effect» χρησιµοποιείται κοινό ρολόι για όλα τα FFs και ένα συνδυαστικό µέρος του κυκλώµατος για παραγωγή της επόµενης κατάστασης Για ένα µετρητή προς τα πάνω è χρήση συνδυαστικού Incrementer A3 Incrementer S3 A2 S2 A1 S1 A0 S0 D3 D2 D1 D0 Q3 Q2 Q1 Q0 Clock ΗΜΥ210 Δ16 Μετρητές - Counters.13 Θεοχαρίδης, ΗΜΥ, 2016

Σύγχρονοι Δυαδικοί Μετρητές - Serial Gating q Εσωτερική λογική XOR συµπληρώνει ή κρατά το κάθε bit ανάλογα Αλυσίδα από AND συµπληρώνει ένα bit εάν όλα τα bits από το LSB µέχρι το τρέχον είναι 1 Incrementer q Count Enable Θέτει όλες τις εξόδους των AND σε 0 για να «κρατήσει» την παρούσα κατάσταση q Carry Out Κοµµάτι του Incrementer Ενώνεται στο Count Enable του επόµενου µετρητή 4-bit για δηµιουργία µεγαλύτερων µετρητών ΗΜΥ210 Δ16 Μετρητές - Counters.14 Θεοχαρίδης, ΗΜΥ, 2016

Σύγχρονοι Δυαδικοί Μετρητές - Serial Gating (συν.) Εσωτερική λογική XOR συµπληρώνει ή κρατά το κάθε bit ανάλογα Αλυσίδα από AND συµπληρώνει ένα bit εάν όλα τα bits από το LSB µέχρι το τρέχον είναι 1 Count Enable Θέτει όλες τις εξόδους των AND σε 0 για να «κρατήσει» την παρούσα κατάσταση Carry Out Κοµµάτι του Incrementer Ενώνεται στο Count Enable του επόµενου µετρητή 4-bit για δηµιουργία µεγαλύτερων µετρητών Incrementer Q 0 (t+1)=q 0 (t) EN Q 1 (t+1)=q 1 (t) (EN Q 0 (t)) Q 2 (t+1)=q 2 (t) (EN Q 0 (t) Q 1 (t)) Q 3 (t+1)=q 3 (t) (EN Q 0 (t) Q 1 (t) Q 2 (t)) ΗΜΥ210 Δ16 Μετρητές - Counters.15 Θεοχαρίδης, ΗΜΥ, 2016

Σύγχρονοι Δυαδικοί Μετρητές - Parallel Gating q Αλυσίδα του Carry (Διαφάνειες 14-15) Σειρά από πύλες AND µέσα από την οποία περνά το carry ( ripples ) Δίνει µεγάλες καθυστερήσεις Ονοµάζεται «serial gating» EN Q 0 Q 1 C 1 q Αντικατάσταση της AND αλυσίδας του carry µε πύλες AND παράλληλα ===> Μειώνει τις καθυστερήσεις µονοπατιών Ονοµάζεται «parallel gating» Παρόµοιο µε «carry lookahead» Το lookahead χρησιµοποιείται στα COs και ENs για αποτροπή δηµιουργίας µεγάλων µονοπατιών σε µεγαλύτερους µετρητές Πλεονέκτηµα για parallel gating: πιο γρήγορο σε κάποιες περιπτώσεις (1111 à 0000) CTR 4 EN Q 0 Q 1 Q 2 Q 3 CO Symbol Q 2 C 2 Q 3 C 3 CO Logic Diagram-Parallel Gating ΗΜΥ210 Δ16 Μετρητές - Counters.16 Θεοχαρίδης, ΗΜΥ, 2016

Σύγχρονοι Δυαδικοί Μετρητές (συν.) q Η διαδικασία σχεδιασµού για ένα δυαδικό µετρητή είναι η ίδια µε αυτή για ένα τυχαίο σύγχρονο ακολουθιακό κύκλωµα. q Οι είσοδοι του κυκλώµατος είναι το ρολόι (CLK) και άλλα απαραίτητα σήµατα ελέγχου (EN, Load, κτλ). q Οι έξοδοι του κυκλώµατος είναι οι έξοδοι των FF (παρούσα κατάσταση). q Συνήθως, οι πιο αποτελεσµατικές υλοποιήσεις χρησιµοποιούν T-FFs ή JK-FFs. ΗΜΥ210 Δ16 Μετρητές - Counters.17 Θεοχαρίδης, ΗΜΥ, 2016

Σύγχρονοι Δυαδικοί Μετρητές: Σχεδιασµός µε J-K FFs για Up Counter 4ων-bit ΗΜΥ210 Δ16 Μετρητές - Counters.18 Θεοχαρίδης, ΗΜΥ, 2016

Σύγχρονοι Δυαδικοί Μετρητές: Σχεδιασµός µε J-K FFs για Up Counter 4ων-bit (συν.) ΗΜΥ210 Δ16 Μετρητές - Counters.19 Θεοχαρίδης, ΗΜΥ, 2016

Σύγχρονοι Δυαδικοί Μετρητές: Σχεδιασµός µε J-K FFs για Up Counter 4ων-bit (συν.) ΗΜΥ210 Δ16 Μετρητές - Counters.20 Θεοχαρίδης, ΗΜΥ, 2016

Σύγχρονοι Δυαδικοί Μετρητές: Σχεδιασµός µε J-K FFs για Up Counter 4ων-bit (συν.) ΗΜΥ210 Δ16 Μετρητές - Counters.21 Θεοχαρίδης, ΗΜΥ, 2016

Σύγχρονοι Δυαδικοί Μετρητές: Σχεδιασµός µε J-K FFs για Up Counter 4ων-bit (συν.) 1 J K C Q 0 J Q0 = 1 K Q0 = 1 Συγκρίνετε µε τον µετρητή της διαφ. 14! J K C Q 1 J Q1 = Q 0 K Q1 = Q 0 J K C Q 2 J Q2 = Q 0 Q 1 K Q2 = Q 0 Q 1 CLK J K C Q 3 J Q3 = Q 0 Q 1 Q 2 K Q3 = Q 0 Q 1 Q 2 ΗΜΥ210 Δ16 Μετρητές - Counters.22 Θεοχαρίδης, ΗΜΥ, 2016

Σύγχρονοι Δυαδικοί Μετρητές: Σχεδιασµός µε J-K FFs για Up Counter 4ων-bit µε EN και CO 1 EN = σήµα ενεργοποίησης, όταν είναι 0 ο µετρητής διατηρεί την παρούσα κατάσταση, όταν είναι 1 µετρά CO = σήµα εξόδου carry, χρησιµοποιείται για την κατασκευή µεγαλύτερων µετρητών J Q0 = 1 EN K Q0 = 1 EN J Q1 = Q 0 EN K Q1 = Q 0 EN J Q2 = Q 0 Q 1 EN K Q2 = Q 0 Q 1 EN J Q3 = Q 0 Q 1 Q 2 EN K Q3 = Q 0 Q 1 Q 2 EN C0 = Q 0 Q 1 Q 2 Q 3 EN ΗΜΥ210 Δ16 Μετρητές - Counters.23 Θεοχαρίδης, ΗΜΥ, 2016

Σύγχρονος Δυαδικός Μετρητής προς-τα-πάνω 4ων-bit σε VHDL RESET ΗΜΥ210 Δ16 Μετρητές - Counters.24 Θεοχαρίδης, ΗΜΥ, 2016

Σύγχρονος Δυαδικός Μετρητής προς-τα-πάνω 4ωνbit σε VHDL -- Προσοµοίωση 11-16 Μετρητές MKM - ΗΜΥ210 Δ16 Μετρητές - Counters.25 Θεοχαρίδης, ΗΜΥ, 2016

Δυαδικός Μετρητής Πάνω-Κάτω clock UD n-bit Up-Down Counter Q 0 Q 1 Q n-1 UD = 0: µετρά προς τα πάνω UD = 1: µετρά προς τα κάτω ΗΜΥ210 Δ16 Μετρητές - Counters.26 Θεοχαρίδης, ΗΜΥ, 2016

Δυαδικός Μετρητής Πάνω-Κάτω (συν.) UD Q2 Q1 Q0 Q2.D Q1.D Q0.D 0 0 0 0 0 0 1 0 0 0 1 0 1 0 0 0 1 0 0 1 1 0 0 1 1 1 0 0 0 1 0 0 1 0 1 0 1 0 1 1 1 0 0 1 1 0 1 1 1 0 1 1 1 0 0 0 UD Q2 Q1 Q0 Q2.D Q1.D Q0.D 1 0 0 0 1 1 1 1 0 0 1 0 0 0 1 0 1 0 0 0 1 1 0 1 1 0 1 0 1 1 0 0 0 1 1 1 1 0 1 1 0 0 1 1 1 0 1 0 1 1 1 1 1 1 1 0 Up-Counter Down-Counter ΗΜΥ210 Δ16 Μετρητές - Counters.27 Θεοχαρίδης, ΗΜΥ, 2016

Δυαδικός Μετρητής Πάνω-Κάτω (συν.) Q1 Q0 UD Q2 00 01 11 10 00 01 11 10 Συµπληρώστε τον Κ-χάρτη για Q2.D, Q1.D, και Q0.D, απλοποιείστε, και βρείτε το λογικό διάγραµµα µε (a) D-FFs και (b) T-FFs ΗΜΥ210 Δ16 Μετρητές - Counters.28 Θεοχαρίδης, ΗΜΥ, 2016

Δυαδικός Μετρητής Παράλληλης Φόρτωσης q Πρόσθεση µονοπατιού για δεδοµένα εισόδων Ενεργοποιείται για Load = 1 Load Count D 0 D Q 0 q Πρόσθεση λογικής για: C Παύση µέτρησης για Load = 1 Παύση κράτησης παρούσας κατάστασης για Load = 1 D 1 D C Q 1 Ενεργοποίηση µέτρησης για Load = 0 και Count = 1 q Ο πίνακας λειτουργίας: D 2 D C Q 2 Load Count Λειτουργία 0 0 Κράτηση παρούσας κατ. 0 1 Μέτρηση προς τα πάνω D 3 D C Q 3 1 X Παράλληλη Φόρτωση Clock Carry Output CO ΗΜΥ210 Δ16 Μετρητές - Counters.29 Θεοχαρίδης, ΗΜΥ, 2016

Μετρητής BCD q Ένας δυαδικός µετρητής µε παράλληλη φόρτωση µπορεί να µετατραπεί σε ένα σύγχρονο µετρητή BCD µε µία µόνο επιπρόσθετη πύλη AND. q Εξηγείστε πως λειτουργεί αυτό το κύκλωµα ΗΜΥ210 Δ16 Μετρητές - Counters.30 Θεοχαρίδης, ΗΜΥ, 2016

Μετρητής BCD (συν.) q Ο µετρητής ξεκινά µε έξοδο = 0000. q Εάν η έξοδος της AND είναι 0, σε κάθε θετικό παλµό του ρολογιού η τιµή του µετρητή αυξάνεται κατά 1. q Όταν η έξοδος γίνει 1001, Q 0 και Q 3 γίνονται 1, κάνοντας την έξοδο της AND ίση µε 1. Αυτή η κατάσταση ενεργοποιεί το Load, έτσι στον επόµενο παλµό µετρητής δεν µετρά, αλλά φορτώνει από τις τέσσερις εισόδους δεδοµένων. q Η τιµή που φορτώνεται είναι 0000. ΗΜΥ210 Δ16 Μετρητές - Counters.31 Θεοχαρίδης, ΗΜΥ, 2016

Εναλλακτικός Σχεδιασµός για Μετρητή BCD q Χρήση ακολουθιακού λογικού µοντέλου για το σχεδιασµό σύγχρονου µετρητή BCD µε D flip-flops Παρούσα Κατ. Q8 Q4 Q2 Q1 q Πίνακας Καταστάσεων => q Συνδυασµοί εισόδων 1010 µέχρι 1111 είναι συνδυασµοί αδιαφορίας (don t cares) Επόµενη Κατ. Q8 Q4 Q2 Q1 0 0 0 0 0 0 0 1 0 0 0 1 0 0 1 0 0 0 1 0 0 0 1 1 0 0 1 1 0 1 0 0 0 1 0 0 0 1 0 1 0 1 0 1 0 1 1 0 0 1 1 0 0 1 1 1 0 1 1 1 1 0 0 0 1 0 0 0 1 0 0 1 1 0 0 1 0 0 0 0 ΗΜΥ210 Δ16 Μετρητές - Counters.32 Θεοχαρίδης, ΗΜΥ, 2016

Εναλλακτικός Σχεδιασµός για Μετρητή BCD (συν.) q Χρήση K-χαρτών για δυεπίπεδη ελαχιστοποίηση για βελτιστοποίηση των εξισώσεων της επόµενης κατάστασης: D1 = Q1 D2 = Q2 XOR Q1Q8 D4 = Q4 XOR Q1Q2 D8 = Q8 XOR (Q1Q8 + Q1Q2Q4) q Το λογικό διάγραµµα µπορεί να παραχθεί από τις πιο πάνω εξισώσεις. q Πρόσθεση ασύγχρονου ή σύγχρονου reset απαραίτητη q Τι θα συµβεί αν για οποιοδήποτε λόγο (π.χ. διαταραχή ισχύος) το κύκλωµα πάρει κατάσταση άλλη από 0000 1001? ΗΜΥ210 Δ16 Μετρητές - Counters.33 Θεοχαρίδης, ΗΜΥ, 2016

Εναλλακτικός Σχεδιασµός για Μετρητή BCD (συν.) q Βρείτε τις τιµές των 6 επόµενων καταστάσεων για τους συνδυασµούς αδιαφορίας από τις εξισώσεις της προηγούµενης διαφάνειας q Βρείτε το ολοκληρωµένο διάγραµµα καταστάσεων για να εκτιµήσετε την συµπεριφορά του κυκλώµατος για τις συνθήκες αδιαφορίας Παρούσα Κατ. Επόµενη Κατ. Q8 Q4 Q2 Q1 Q8 Q4 Q2 Q1 1 0 1 0 1 0 1 1 1 0 1 1 0 1 1 0 1 1 0 0 1 1 0 1 1 1 0 1 0 1 0 0 1 1 1 0 1 1 1 1 1 1 1 1 0 0 1 0 8 7 9 6 11 0 5 14 15 13 10 1 4 12 2 3 ΗΜΥ210 Δ16 Μετρητές - Counters.34 Θεοχαρίδης, ΗΜΥ, 2016

Εναλλακτικός Σχεδιασµός για Μετρητή BCD (συν.) q Για τον προηγούµενο σχεδιασµό, σε περίπτωση που το κύκλωµα έρθει σε µια άκυρη κατάσταση (invalid state) θα επανέρθει σε µια έγκυρη κατάσταση µέσα σε 2 περιόδους του ρολογιού (clock cycles) q Είναι αυτό ικανοποιητικό; Αν όχι: Χρειάζεται κάποιο σήµα που να υποδεικνύει ότι το κύκλωµα εισήλθε σε άκυρη κατάσταση; Ποια η εξίσωση τέτοιου σήµατος; Χρειάζεται τροποποίηση του κυκλώµατος για να µπορεί να επιστρέψει σε έγκυρη κατάσταση µέσα σε 1 περίοδο του ρολογιού; Χρειάζεται τροποποίηση του κυκλώµατος για να µπορεί να επιστρέψει σε συγκεκριµένη έγκυρη κατάσταση (όπως 0); q Τυχόν ενέργειες εξαρτώνται από: την εφαρµογή που θα χρησιµοποιήσει το κύκλωµα πολιτική της οµάδας σχεδιασµού q Δείτε το βιβλίο σας. ΗΜΥ210 Δ16 Μετρητές - Counters.35 Θεοχαρίδης, ΗΜΥ, 2016

Μετρητές Τυχαίων Aκολουθιών (Arbitrary Sequence Counter) q Δεδοµένης µιας τυχαίας ακολουθίας, σχεδιάστε ένα µετρητή που να αναπαράγει την ακολουθία. q Διαδικασία: Παραγωγή πίνακα/διάγραµµα καταστάσεων βάση της δεδοµένης ακολουθίας Ελαχιστοποίηση (µε K-χάρτες, κτλ) Σχεδιασµός λογικού διαγράµµατος q Παράδειγµα: Σχεδιάστε το λογικό διάγραµµα για τον µετρητή µε την εξής ακολουθία: 0 à 7 à 6 à 1 à 0 (000 à 111 à 110 à 001 à 000). Χρησιµοποιείστε D FFs. ΗΜΥ210 Δ16 Μετρητές - Counters.36 Θεοχαρίδης, ΗΜΥ, 2016

Μετρώντας Modulo N q Μετρητής Διαίρεσης-δια-n (Modulo n) Μετρά το υπόλοιπο της διαίρεσης δια n, όπου το n µπορεί να µην είναι δύναµη του 2 ή Μετρά τυχαία ακολουθία από n καταστάσεις, ειδικά σχεδιασµένος βάση κάθε κατάστασης Περιλαµβάνει modulo 10 που είναι ο µετρητής BCD ΗΜΥ210 Δ16 Μετρητές - Counters.37 Θεοχαρίδης, ΗΜΥ, 2016

Μετρώντας Modulo 7: Ανιχνεύει 7 και επανέρχεται ασύγχρονα q Χρήση ενός σύγχρονου δυαδικού µετρητή 4ων-bit µε ασύγχρονο Clear για κατασκευή µετρητή Modulo 7. q Όταν ανιχνεύεται το 7, το κύκλωµα επανέρχεται στο 0 (Clear) ασύγχρονα. Άρα, δίνει: 0à1à2à3à4à5à6à 7(για πολύ λίγο) 0à1à2à3à 4à5à6à7(για πολύ λίγο), κτλ. Clock 0 q Αυτό ΔΕΝ ΠΡΕΠΕΙ ΝΑ ΓΙΝΕΤΑΙ! Αναφέρεται ως µετρητής «αυτοκτονίας»! (το «7» «σκοτώνεται», αλλά µαζί του και η δουλειά του σχεδιαστή!) D3 D2 D1 D0 CP LOAD Q3 Q2 Q1 Q0 CLEAR ΗΜΥ210 Δ16 Μετρητές - Counters.38 Θεοχαρίδης, ΗΜΥ, 2016

Μετρώντας Modulo 7: Σύγχρονη Παράλληλη Φόρτωση 0 όταν ανιχνεύεται το 6 q Χρήση ενός σύγχρονου δυαδικού µετρητή 4ων-bit µε σύγχρονη φόρτωση (load) και ασύγχρονο clear για κατασκευή µετρητή Modulo 7. q Όταν ανιχνεύεται το 6, το κύκλωµα επανέρχεται στο 0 σύγχρονα, αφού φορτώνει το 0 από τις εισόδους. Άρα, δίνει: 0à1à2à3à4à5à6à 0à1à2à3à4à5à6à 0 0 0 0 Clock Reset D3 Q3 D2 Q2 D1 Q1 D0 Q0 CP LOAD CLEAR q Για καταστάσεις µεγαλύτερες (σε δυαδική τιµή) του 0110, χρησιµοποιούνται συνθήκες αδιαφορίας, και έτσι Load = Q2 Q1 (Q0=X, Q3=X) ΗΜΥ210 Δ16 Μετρητές - Counters.39 Θεοχαρίδης, ΗΜΥ, 2016

Άλλο παράδειγµα: Ασύγχρονη αρχικοποίηση σε 9 και Σύγχρονη Φόρτωση του 9 όταν φτάσει στο 14 q Χρήση ενός σύγχρονου δυαδικού µετρητή 4ων-bit µε σύγχρονη φόρτωση (load) για κατασκευή µετρητή Modulo 6. q Το Load χρησιµοποιείται για να θέσει την κατάσταση στο δυαδικό 9 είτε στο Reset είτε όταν ανιχνεύεται το 14. 1 0 0 1 Clock Reset 1 D3 Q3 D2 Q2 D1 Q1 D0 Q0 CP LOAD CLEAR q Αυτό δίνει: 9à10à11à12à13à14à9à10à11à12à13à14à9à ΗΜΥ210 Δ16 Μετρητές - Counters.40 Θεοχαρίδης, ΗΜΥ, 2016