Πολυσύνθετες πύλες NMOS και CMOS Διάλεξη 11
Δομή της διάλεξης Εισαγωγή ΗσύνθετηλογικήNMOS ΗσύνθετηλογικήCMOS Η πύλη μετάδοσης CMOS Ασκήσεις 2
Πολυσύνθετες πύλες NMOS και CMOS Εισαγωγή 3
Εισαγωγή Στη λογική MOS υπάρχει η δυνατότητα να συνδυάζονται άμεσα πύλες NAND και NOR για την υλοποίηση πιο σύνθετων διατάξεων Βασικό πλεονέκτημα σε σχέση με άλλους τύπους διπολικής λογικής Η δομή της βασικής λογικής πύλης CMOS: Εκτός από τη βασική δομή (είναι στατική δομή) υπάρχουν και άλλες εξελιγμένες MOS λογικές δομές (στατικές ή δυναμικές). Στη διάλεξη αυτή θα γίνει αναφορά στην Pass Transistor Logic που βασίζεται στην πύλη μετάδοσης 4
Πολυσύνθετες πύλες NMOS και CMOS Η σύνθετη λογική NMOS 5
Η σύνθετη λογική NMOS Μια σύνθετη λογική πύλη NMOS με φορτίο τύπου αραίωσης: Σε αντίθεση με τη λογική πύλη CMOS, εδώ δεν υπάρχει δικτύωμα μεταγωγής PMOS, αλλά ένα φορτίο τύπου αραίωσης 6
Η σύνθετη λογική NMOS ΗέξοδοςY θα είναι σε χαμηλή κατάσταση όποτε αναπτύσσεται αγώγιμη διαδρομή διαμέσου του δικτυώματος των τρανζίστορ μεταγωγής Η τάση εξόδου θα είναι χαμηλή αν οποιαδήποτε από τις ακόλουθες διαδρομές είναι αγώγιμη: Α ήbc (Β και C) ή BD (B και D) Οπότε: Y = A+ BC + BD Y = A+ BC + BD ( ) Y = A+ B C+ D 7
Η σύνθετη λογική NMOS Αναστροφέας Αναφοράς: Διαστασιολόγηση με βάση τη χείριστη περίπτωση: Μ Α : πρέπει να είναι ικανό να διατηρεί μόνο του την V OL όταν είναι το μόνο στοιχείο που άγει W/L=2.06/1 M B, M C, M D : στηχείριστηπερίπτωσηυπάρχουν δύο τρανζίστορ σε σειρά (M B σε σειρά είτε με M C είτε με M D ) W/L=4.12/1 Μ L : μένει το ίδιο 8
Παράδειγμα 1 Συνάρτηση εξόδου: Διαστασιολόγηση με δύο τρόπους 1 ος τρόπος: 9 Y = AB+ CDB Y = AB+ CDB ( ) Y = A+ CD B Χείριστη διαδρομή = CDB, τρία τρανζίστορ σε σειρά κάθε τρανζίστορ τριπλάσιο από αυτό του αντιστροφέα αναφοράς W/L=6.18/1 Διαδρομή ΑΒ: το άθροισμα των R on να είναι ίσο με την R on του Μ S του αντιστροφέα αναφοράς: Ron Ron Ron Ron Ron Ron + =, + = W W W W 6.18 2.06 L L L L A B S A (W/L) A =3.09/1
Παράδειγμα 1 Εναλλακτική σχεδίαση 2 ος τρόπος: Δύο υποδικτυώματα σε σειρά: το τρανζίστορ B σε σειρά με τον παράλληλο συνδυασμό των A και CD (W/L) Β =2(2.06/1)=4.12/1 (W/L) Α+CD =2(2.06/1)=4.12/1 Επομένως: (W/L) Α =4.12/1 (W/L) C =8.24/1 (W/L) D =8.24/1 10
Παράδειγμα 1 Σύγκριση σχεδιάσεων Αν η μοναδιαία διάσταση αντιστοιχεί με το ελάχιστο χαρακτηριστικό μέγεθος F Επιφάνεια 1 ης σχεδίασης: 21.6F 2 Επιφάνεια 2 ης σχεδίασης: 24.7F 2 14% περισσότερη επιφάνεια!! 11
Ιδιαίτερη Περίπτωση Υπάρχουν 4 αγώγιμες διαδρομές: ΑΒ ή CDB ή CE ή ADE Δεν διασπάται σε κλάδους σε σειρά και παράλληλα Διαστασιολόγηση με προσέγγιση χείριστης περίπτωσης CDB: 3 τρανζίστορ σε σειρά W/L=3(2.06/1)=6.18/1 ADE: ομοίως Έλεγχος ΑΒ και CE: (W/L) ΑΒ =(W/L) CE =3.09/1>2.06/1 V OL <0.25=V OL_refinv Κατεύθυνση ρεύματος στο D ανάλογα με την ενεργή διαδρομή 12 Y = AB + CDB + CE + ADE Y = AB + CDB + CE + ADE Τρανζίστορ MOS: συμμετρικό στοιχείο Για NMOS: απαγωγός είναι ο ακροδέκτης με τη μεγαλύτερη τάση και πηγή αυτός με τη μικρότερη
Πολυσύνθετες πύλες NMOS και CMOS Η σύνθετη λογική CMOS 13
Σχεδίαση σύνθετης πύλης CMOS Λογική συνάρτηση: Y = A+ BC+ BD Y = A+ BC+ BD Δίνεται το δικτύωμα NMOS Ζητείται το δικτύωμα PMOS Τοπολογία Διαστασιολόγηση 14
Εύρεση του δικτυώματος PMOS 1 ος τρόπος Γραφικός τρόπος Κάθε κόμβος στο δικτύωμα NMOS αντιστοιχεί σε ένα κόμβο του γραφήματος Περιλαμβάνονται: κόμβος 0 για τη γείωση, κόμβος 2 για την έξοδο Κάθε NMOS αντιπροσωπεύεται από ένα τόξο 15
Εύρεση του δικτυώματος PMOS 1 ος τρόπος Τοποθέτηση νέου κόμβου μέσα σε κάθε κλειστή διαδρομή (κόμβοι 4 και 5) Συν δύο εξωτερικοί κόμβοι: ένας για την έξοδο, ένας για VDD (κόμβοι 2 και 3) Για κάθε NMOS τόξο, προσθέτουμε ένα PMOS τόξο (μαύρο χρώμα). Κάθε PMOS τόξο τέμνει ένα NMOS τόξο (και αντιστοιχεί στην ίδια μεταβλητή εισόδου με το NMOS) και συνδέει το ζεύγος κόμβων που χωρίζονται από το τόξο NMOS Αποτέλεσμα: ελάχιστο δικτύωμα PMOS με μόνο ένα τρανζίστορ PMOS ανά λογική είσοδο 16
Εύρεση του δικτυώματος PMOS 1 ος τρόπος 17
Εύρεση του δικτυώματος PMOS 1 ος τρόπος Για κάθε τόξο στο γράφημα PMOS προσθέτουμε ένα τρανζίστορ στο δικτύωμα μεταγωγής PMOS 18
Εύρεση του δικτυώματος PMOS 1 ος τρόπος Αν οι κόμβοι 2 και 3 στο γράφημα PMOS αλλάξουν θέση, λαμβάνουμε τη διπλανή εναλλακτική υλοποίηση 19
Διαστασιολόγηση PMOS δικτυώματος NMOS NMOS worst case: δύο MOS σε σειρά, άρα Β, C και D διπλάσια από τον αντιστροφέα αναφοράς Το Α: ίδιο με αυτό του αντιστροφέα αναφοράς PMOS PMOS worst case: τρία MOS σε σειρά, άρα Α, C και D τριπλάσια από τον αντιστροφέα αναφοράς Για το B: Ron Ron Ron W 7.5 + =, = 15 W 5 L B 1 1 L 1 B 20
Διαστασιολόγηση PMOS δικτυώματος Διαστασιολόγηση της εναλλακτικής υλοποίησης 21
Εύρεση του δικτυώματος PMOS 2 ος τρόπος Το δικτύωμα PMOS προκύπτει από το δικτύωμα NMOS με διαδοχική εφαρμογή του κανόνα μετασχηματισμού σε σειρά / παράλληλα Το δικτύωμα NMOS έχει δύο παράλληλους κλάδους: το Α και τα BCD Άρα το δικτύωμα PMOS έχει δύο δικτυώματα σε σειρά: Το Α σε σειρά με το δικτύωμα των BCD Στο NMOS είναι B σε σειρά με τον παράλληλο συνδυασμό των C και D Άρα στο PMOS: Β παράλληλα με τον εν σειρά συνδυασμό των C και D Όταν υπάρχουν κλάδοι γεφύρωσης προκύπτουν προβλήματα με αυτόν τον τρόπο 22
Παράδειγμα με κλάδο γεφύρωσης Λογική συνάρτηση: Y = AB + CE + CDB + ADE Οι τοπολογίες NMOS και PMOS σε αυτήν την περίπτωση είναι πανομοιότυπες 23
Παράδειγμα με κλάδο γεφύρωσης Η διαδρομή στη χειρότερη περίπτωση σε κάθε δίκτυο περιλαμβάνει τρία στοιχεία σε σειρά, επομένως όλα τα τρανζίστορ είναι τριπλάσιου μεγέθους από αυτά του αντιστροφέα αναφοράς Γράφημα PMOS δικτυώματος 24
Πολυσύνθετες πύλες NMOS και CMOS ΗπύλημετάδοσηςCMOS 25
ΗπύλημετάδοσηςCMOS Χρήση σε αναλογική και ψηφιακή σχεδίαση Λειτουργία: Για A=0 και το NMOS και το PMOS είναι off ανοιχτοκύκλωμα Για Α=1 η είσοδος και η έξοδος συνδέονται διαμέσου του παράλληλου συνδυασμού των R on των δύο MOS αμφικατευθυντική ωμική σύνδεση Κυκλωματικό σύμβολο πύλης μετάδοσης στο σχήμα (c) 26
Η R on της πύλης μετάδοσης CMOS σε αγωγή R on = R = EQ R R onp onp R onn + R onn Η R on μπορεί να ελαττωθεί αυξάνοντας τους λόγους W/L των τρανζίστορ Η Ron συμπεριλαμβανομένου και του φαινόμενου σώματος (V TON =0.75V, V TOP =-0.75V, γ=0.5v 0.5, 2φ F =0.6V, K p =10μΑ/V 2, K n =25μΑ/V 2 ) 27
Pass Transistor Logic (PTL) Οι διακόπτες του Switch Network μπορούν να υλοποιηθούν είτε ως απλές NMOS πύλες μετάδοσης (δηλαδή μόνο NMOS τρανζίστορ), είτε ως πύλες μετάδοσης CMOS (NMOS και PMOS παράλληλα) Όχι στατική κατανάλωση ισχύος 28
AND πύλη B A B F = AB 0 29
XOR πύλη F = AB+ BA 30
Multiplexer F = In1 S+ In2 S 31
Master-Slave D Flip-Flop Χρήση CMOS πυλών μετάδοσης για υλοποίηση Master-Slave D Flip-Flop 32
Πολυσύνθετες πύλες NMOS και CMOS Ασκήσεις 33
Άσκηση 1 Εκφώνηση (προς λύση) Στο παρακάτω σχήμα παρουσιάζεται μια νέα σχεδίαση λογικής πύλης. Να βρείτε τις V OL και V OH για τη σχεδίαση αυτή. (Βοήθημα: Για την V OL, σημειώστε ότι τα ρεύματα απαγωγού των M N και M P πρέπει να είναι ίσα, το ένα στοιχείο θα λειτουργεί στην γραμμική περιοχή, ενώ το άλλο στην περιοχή κορεσμού.) 34
Άσκηση 2 Εκφώνηση (προς λύση) Ποια είναι η λογική συνάρτηση που υλοποιείται με την πύλη του διπλανού σχήματος; Ποιοι είναι λόγοι W/L γιατατρανζίστορ, με βάση τη σχεδίαση του αντιστροφέα αναφοράς του παρακάτω σχήματος; 35
Άσκηση 3 Εκφώνηση (προς λύση) Ποια είναι η λογική συνάρτηση που υλοποιείται με την πύλη του παρακάτω σχήματος; Ποιοι είναι οι λόγοι W/L γιατατρανζίστορ, αν η πύλη πρόκειται να καταναλώσει τριπλάσια ισχύ από τον αντιστροφέα αναφοράς της άσκησης 2; 36
Άσκηση 4 Εκφώνηση (προς λύση) Να σχεδιάσετε μια πύλη με φόρτο τύπου αραίωσης που να υλοποιεί τη λογική συνάρτηση ( ) Y = A B+ C D+ E με βάση τη σχεδίαση του αντιστροφέα αναφοράς της άσκησης 2. 37
Άσκηση 5 Εκφώνηση VDD Ποιά είναι η λογική συνάρτηση που υλοποιείται από την πύλη του διπλανού σχήματος; Να σχεδιάσετε το δικτύωμα transistor ΝMOS. Να επιλέξετε τα μεγέθη των εξαρτημάτων και για τα transistor NMOS και για τα transistor PMOS, ώστε να πάρετε μία καθυστέρηση παρόμοια με εκείνη ενός αντιστροφέα CMOS. A B C D E F OUT 38
Άσκηση 5 Λύση Η συνάρτηση που υλοποιεί η πύλη είναι: Y=((A*B)+(C*D)+(E*F)) Ο λόγος (W/L) N σε ένα αναστροφέα είναι 2. Συνεπώς στην συγκεκριμένη πύλη πρέπει να είναι 2Χ2=4. Ο λόγος (W/L) P σε ένα αναστροφέα είναι 5. Συνεπώς στην συγκεκριμένη πύλη πρέπει να είναι 5Χ3=15. 39
Άσκηση 6 Εκφώνηση VDD Ποιοι είναι οι χρόνοι ανόδου και καθόδου και η μέση καθυστέρηση μετάδοσης στη χειρότερη περίπτωση, για την πύλη CMOS του διπλανού σχήματος, για μία χωρητικότητα φόρτου ίση με 1.25 pf; 7.5/1 15/1 15/1 15/1 A B C D 4/1 OUT 2/1 4/1 4/1 40
Άσκηση 6 Λύση Στην χειρότερη περίπτωση το ισοδύναμο (W/L) N είναι 2 και το ισοδύναμο (W/L) P είναι 5 Από την εξίσωση 8.14 (Μικροηλεκτρονική, Richard C. Jaeger, σελ.445) έχουμε: τ τ τ PHL PLH P = 8.053ns, = 8.053ns τ = PHL + τ 2 PLH = 8.053ns 41
Άσκηση 7 Εκφώνηση VDD Ποιά είναι η λογική συνάρτηση που υλοποιείται από την πύλη του διπλανού σχήματος; Να σχεδιάσετε το δικτύωμα transistor PMOS. Να επιλέξετε τα μεγέθη των εξαρτημάτων και για τα transistor NMOS και για τα transistor PMOS, ώστε να πάρετε μία καθυστέρηση παρόμοια με εκείνη ενός αναστροφέα CMOS. A B C D OUT E F 42
Άσκηση 7 Λύση Η συνάρτηση που υλοποιεί η πύλη είναι: Y=NOT((A+B)*(C+D)*(E+F)) Ο λόγος (W/L) N σε ένα αναστροφέα είναι 2. Συνεπώς στην συγκεκριμένη πύλη πρέπει να είναι 2Χ3=6. Ο λόγος (W/L) P σε ένα αναστροφέα είναι 5. Συνεπώς στην συγκεκριμένη πύλη πρέπει να είναι 5Χ2=10. 43
Άσκηση 8 Εκφώνηση Να σχεδιάσετε τη CMOS πύλη που υλοποιεί τη συνάρτηση X = (A+B) (C+D) χρησιμοποιώντας τη γραφική μέθοδο 44
Άσκηση 8 Λύση X PUN D C A C X V DD B D B GND A PDN C A X = (A+B) (C+D) D B 45 A B C D
Πανεπιστήμιο Πατρών, Πολυτεχνική Σχολή Τμήμα Ηλεκτρολόγων Μηχανικών & Τεχνολογίας Υπολογιστών Τομέας Ηλεκτρονικής & Υπολογιστών, Εργαστήριο Ηλεκτρονικών Εφαρμογών Η διάλεξη έγινε στο πλαίσιο του προγράμματος EΠΕΑΕΚ II από το μεταπτυχιακό φοιτητή Παπαμιχαήλ Μιχαήλ για το μάθημα ΨηφιακάΟλοκληρωμένα Κυκλώματα και Συστήματα Καθηγητής Κωνσταντίνος Ευσταθίου 2008 46