ΗΜΥ211 Εργαστήριο Ψηφιακών Συστημάτων Σχεδιασμός Συνδυαστικού κυκλώματος και υλοποίηση στο Quartusμε bdfκαι vhdlαρχεία. Σύγκριση των χρονικών καθυστερήσεωνπου προκύπτουν από τους 2 σχεδιασμούς. Διδάσκoντες: Γιώργος Ζάγγουλος και Λάζαρος Ζαχαρία Πανεπιστήμιο Κύπρου Τμήμα Ηλεκτρολόγων Μηχανικών και Μηχανικών Υπολογιστών
Ατζέντα 1. Στόχοι 5 ου Εργαστηρίου 2. Παρουσίαση 2 ης Εργαστηριακής άσκησης 3. Μαθησιακά Αποτελέσματα Οκτώβριος 17 Εργαστήριο Ψηφιακών Συστημάτων Γ.Ζ. & Λ.Ζ. - 2
Στόχοι 5 ου Εργαστηρίου Με την ολοκλήρωση αυτού του εργαστηρίου, θα πρέπει ναείστεσεθέσηνα: 1. Επεξεργάζεστε τις πληροφορίες που δίνονται σε κάποιο πρόβλημα και να προχωρείτε στη λύση του, αφού πρώτα εξετάσετε το ενδεχόμενο απλοποίησης με χρήση Karnaugh maps ή άλλης μεθόδου που διδαχτήκατε στο ΗΜΥ210. 2. Σχεδιάζετε συνδυαστικά κυκλώματα χρησιμοποιώντας VHDL και να προσομοιώνετε τον σχεδιασμό σας στο Quartus II αλλά και να τον εξομοιώνετε στην πλακέτα της Altera. 3. Μετράτε τις χρονικές καθυστερήσεις που προκύπτουν από τον σχεδιασμό σας και να τις ελαχιστοποιείτε. Οκτώβριος 17 Εργαστήριο Ψηφιακών Συστημάτων Γ.Ζ. & Λ.Ζ. - 3
Περιγραφή Συστήματος Υλοποιήστε ένα ψηφιακό σύστημα το οποίο θα λειτουργεί ως σύστημα καταμέτρησης ψήφων για το διοικητικό συμβούλιο ενός σωματείου. Κάθε μέλος του συμβουλίου μπορεί να ψηφίσει θετικά (1) ή αρνητικά (0) σε κάθε πρόταση προς συζήτηση. Η απόφαση λαμβάνεται πλειοψηφικά και σε περίπτωση ισοπαλίας, η ψήφος του προέδρου μετρά διπλά. Το σύστημα θα περιλαμβάνει 4 εισόδους (ψήφοι): Α (πρόεδρος), Β, C και D και τις κατάλληλες εξόδους για να οδηγεί δύο 7-segment displaysστα οποία θα καταγράφεται το αποτέλεσμα. Όλες οι είσοδοι δέχονται σήμα από κατάλληλα switches που καταγράφουν την θετική (1) ή αρνητική (0) ψήφο του κάθε μέλους του συμβουλίου. Οκτώβριος 17 Εργαστήριο Ψηφιακών Συστημάτων Γ.Ζ. & Λ.Ζ. - 4
Περιγραφή Συστήματος Το κάθε 7-segment display (αρνητικής λογικής: ON=0, OFF=1) πρέπει να δείχνει τα εξής για κάθε αποτέλεσμα της ψηφοφορίας: Αρνητική Πλειοψηφία Η πρόταση απορρίφθηκε (Cold) (Segments ON: 0,3,4,5) Θετική Πλειοψηφία Η πρόταση πέρασε (Hot) (Segments ON: 1,2,4,5,6) Ισοπαλία Η πρόταση πέρασε με διπλή προεδρική ψήφο ( Segments ON: 1,3,5,6) Ισοπαλία Η πρόταση απορρίφθηκε με διπλή προεδρική ψήφο ( Segments ON: 0,1,3,5) Οκτώβριος 17 Εργαστήριο Ψηφιακών Συστημάτων Γ.Ζ. & Λ.Ζ. - 5
Σχεδιαστικοί Περιορισμοί -Ρυθμίσεις Στον αρχικό σας σχεδιασμό, επιτρέπεται η χρήση πυλών AND, OR και XOR με 2 εισόδους, καθώς και NOT. Στην υλοποίησή σας, πρέπει να χρησιμοποιηθούν όσο το δυνατόν λιγότερες λογικές πύλες. Το ίδιο σύστημα θα πρέπει να υλοποιηθεί και με VHDL (αρχιτεκτονική Dataflow). Και οι δύο σχεδιασμοί πρέπει, αφού ελεγχθούν για την ορθή τους λειτουργία, στη συνέχεια να γίνουν σύμβολα και να εισαχθούν σε ένα νέο αρχείο vote.bdf το οποίο θα έχει 4 εισόδους (Α,Β,C,D) και 14 εξόδους (7 για κάθε σύμβολο) Η τελική προσομοίωση (στο vote.bdf) θα πρέπει να διαρκεί 40ns για τον κάθε συνδυασμό εισόδων και να λαμβάνει υπόψη τις χρονικές καθυστερήσεις. Οκτώβριος 17 Εργαστήριο Ψηφιακών Συστημάτων Γ.Ζ. & Λ.Ζ. - 6
Αναμενόμενη Εργασία Στο επόμενο εργαστήριο(09 13/10 2017) θα πρέπει να έχετε μαζί σας τα παρακάτω ζητούμενα. (1) Πίνακας αληθείας (2) Αρχικές εξισώσεις (σε μορφή SOP) (3) Απλοποιήσεις με χάρτες Karnaugh(και στη συνέχεια με άλλο τρόπο αν είναι εφικτό) (4) Σχεδιασμός στο Quartus(α) με πύλες AND2, OR2, XOR2 και ΝΟΤ και (β) με VHDL (5) Ένα νέο σχεδιασμό που θα περιλαμβάνει δύο σύμβολα (ένα για τον σχεδιασμό με πύλες και ένα για την υλοποίηση με VHDL), 4 εισόδους και 14 εξόδους. Οκτώβριος 17 Εργαστήριο Ψηφιακών Συστημάτων Γ.Ζ. & Λ.Ζ. - 7
(6) Ένα αρχείο προσομοίωσης για όλους τους συνδυασμούς εισόδου και αποτελέσματα (τόσο από Functional όσο και από Timing Simulation) (7) Πίνακας αντιστοιχίας εισόδων/εξόδων με τα αντίστοιχα PINS όπως περιγράφονται πιο κάτω (8)Σύγκριση χρονικών καθυστερήσεων που προκύπτουν από το σύμβολο του σχεδιασμού με πύλες σε σχέση με το σύμβολο του σχεδιασμού με VHDL. (9) Επιπλέον, θα πρέπει να έχετε μαζί σας τον φάκελο με όλα τα αρχεία της άσκησηςγια να μπορέσετε να καθορίσετε εισόδους/εξόδους και να φορτώσετε τον σχεδιασμό σας για έλεγχο στο FPGA board. PINS:Θα πρέπει να φτιάξετε ένα πίνακα (με 2 στήλες) με τα αντίστοιχα pinsέτσι ώστε να είστε προετοιμασμένες/οι για να ορίσετε τα SW[6], SW[5], SW[4] και SW[3] ως διακόπτες Α, Β, C και Dαντίστοιχα, καθώς και τα δύο 7-segments(ΗΕΧ0 και ΗΕΧ3) ως εξόδους από τα δύο σύμβολα (υλοποίηση από.bdfκαι.vhd). Οκτώβριος 17 Εργαστήριο Ψηφιακών Συστημάτων Γ.Ζ. & Λ.Ζ. - 8
Μαθησιακά Αποτελέσματα Με την ολοκλήρωση αυτού του εργαστηρίου θα πρέπει να μπορείτε να: Μελετάτε τις προδιαγραφές ενός συστήματος Απλοποιείτε τις αρχικές εξισώσεις ενός σχεδιασμού Σχεδιάζετε και να προσομοιώνετε το σχεδιασμό σας στο Quartus, καθώς και να επαληθεύετε την ορθή του λειτουργία Μετράτε τις χρονικές καθυστερήσεις σε κάποιο σχεδιασμό και να τις ελαχιστοποιείτε. Οκτώβριος 17 Εργαστήριο Ψηφιακών Συστημάτων Γ.Ζ. & Λ.Ζ. - 9