ADn = Wn*LD = 3.2u*5u=16p = ASn, PDn= Wp+2*LD 3.2u+2*5u=13.2u=PSn



Σχετικά έγγραφα
3o ΕΡΓΑΣΤΗΡΙΟ. Αλλάζοντας τα πλάτη κάθε φορά και υπολογίζοντας τις διαστάσεις(επιφάνεια,εμβαδό) κάθε τρανζίστορ προκύπτει ότι:

ΕΙΣΑΓΩΓΗ ΣΤΗΝ ΗΛΕΚΤΡΟΝΙΚΗ ΕΡΓΑΣΙΑ 4 ΕΠΙΘΕΤΟ : ΓΡΕΑΣΙΔΗΣ. ΟΝΟΜΑ : ΔΗΜΗΤΡΗΣ ΑΕΜ : 1624 ΕΤΟΣ : 2 ο

ΔΗΜΗΤΡΗΣ ΓΡΕΑΣΙΔΗΣ ΑΕΜ: 1624

Καθυστέρηση αντιστροφέα και λογικών πυλών CMOS. Εισαγωγή στην Ηλεκτρονική

5 η διάλεξη Ο Αντιστροφέας και οι ιδιότητες του

Καθυστέρηση στατικών πυλών CMOS

Επιµέλεια διαφανειών:. Μπακάλης. Πριν την εξοµοίωση Σχεδίαση. Εξοµοίωση CMOS VLSI κυκλωµάτων 2

Εργαστηριακή άσκηση. Θεωρητικός και πρακτικός υπολογισμός καθυστερήσεων σε αναστροφείς CMOS VLSI

Μικροηλεκτρονική - VLSI

HY330 Ψηφιακά Κυκλώματα - Εισαγωγή στα Συστήματα VLSI.

V Vin $N PULSE 1.8V p 0.1p 1n 2n M M1 $N 0002 $N 0001 Vout $N 0002 MpTSMC180 + L=180n + W=720n + AD=0.324p + AS=0.

Μικροηλεκτρονική - VLSI

ΑΣΚΗΣΗ 7. ΘΕΜΑ 1ο MINORITY A B C. C out

Ψηφιακή Σχεδίαση με CAD II

Υ52 Σχεδίαση Ψηφιακών Ολοκληρωμένων Κυκλωμάτων και Συστημάτων 6: Ταχύτητα Κατανάλωση Ανοχή στον Θόρυβο

Πολυσύνθετες πύλες. Διάλεξη 11

ΠΑΝΕΠΙΣΤΗΜΙΟ ΠΑΤΡΩΝ ΤΜΗΜΑ ΗΛΕΚΤΡΟΛΟΓΩΝ ΜΗΧΑΝΙΚΩΝ ΚΑΙ ΤΕΧΝΟΛΟΓΙΑΣ ΥΠΟΛΟΓΙΣΤΩΝ ΤΟΜΕΑΣ ΗΛΕΚΤΡΟΝΙΚΗΣ ΚΑΙ ΥΠΟΛΟΓΙΣΤΩΝ - ΕΡΓΑΣΤΗΡΙΟ ΗΛΕΚΤΡΟΝΙΚΩΝ ΕΦΑΡΜΟΓΩΝ

Υ52 Σχεδίαση Ψηφιακών Ολοκληρωμένων Κυκλωμάτων και Συστημάτων. Δεληγιαννίδης Σταύρος Φυσικός, MsC in Microelectronic Design

ΣΧΕΔΙΑΣΗ ΚΑΙ ΚΑΤΑΣΚΕΥΗ ΗΛΕΚΤΡΟΝΙΚΩΝ ΚΥΚΛΩΜΑΤΩΝ. Δρ. Δ. Λαμπάκης (9 η σειρά διαφανειών)

Σχεδιασμός Ολοκληρωμένων Κυκλωμάτων VLSI I 3 η Εργαστηριακή Άσκηση

ΨΗΦΙΑΚΑ ΟΛΟΚΛΗΡΩΜΕΝΑ ΚΥΚΛΩΜΑΤΑ & ΣΥΣΤΗΜΑΤΑ

Άδεια Χρήσης Το παρόν εκπαιδευτικό υλικό υπόκειται σε άδειες χρήσης Creative Commons. Για εκπαιδευτικό υλικό, όπως εικόνες, που υπόκειται σε άδεια

ΕΛΛΗΝΙΚΗ ΔΗΜΟΚΡΑΤΙΑ Ανώτατο Εκπαιδευτικό Ίδρυμα Πειραιά Τεχνολογικού Τομέα

Σχεδιασμός Ολοκληρωμένων Κυκλωμάτων VLSI I

Σχεδιασμός Ολοκληρωμένων Κυκλωμάτων VLSI I

Σχεδιασμός Ολοκληρωμένων Κυκλωμάτων VLSI I

6 η διάλεξη Σχεδίαση και Υλοποίηση Συνδυαστικών Κυκλωμάτων σε επίπεδο Τρανζίστορ

Κεφάλαιο 2 ο. Γ. Τσιατούχας. VLSI Systems and Computer Architecture Lab

ΑΣΚΗΣΗ 3 η Ο ΑΝΤΙΣΤΡΟΦΕΑΣ CMOS

Πανεπιστήµιο Αιγαίου Τµήµα Μηχανικών Πληροφοριακών και Επικοινωνιακών Συστηµάτων. 3η Άσκηση Logical Effort - Ένα ολοκληρωµένο παράδειγµα σχεδίασης

ΣΧΕΔΙΑΣΗ ΚΑΙ ΚΑΤΑΣΚΕΥΗ ΗΛΕΚΤΡΟΝΙΚΩΝ ΚΥΚΛΩΜΑΤΩΝ. Δρ. Δ. Λαμπάκης (10 η σειρά διαφανειών)

Κατανάλωση ισχύος ψηφιακών κυκλωμάτων

7 η διάλεξη Ακολουθιακά Κυκλώματα

4/10/2008. Στατικές πύλες CMOS και πύλες με τρανζίστορ διέλευσης. Πραγματικά τρανζίστορ. Ψηφιακή λειτουργία. Κανόνες ψηφιακής λειτουργίας

Λογικά Κυκλώματα CMOS. Διάλεξη 5

Φροντιστήριο Ψηφιακών Ηλεκτρονικών

Άδεια Χρήσης Το παρόν εκπαιδευτικό υλικό υπόκειται σε άδειες χρήσης Creative Commons. Για εκπαιδευτικό υλικό, όπως εικόνες, που υπόκειται σε άδεια

Αποκωδικοποιητές Μνημών

Σχεδιασμός Ολοκληρωμένων Κυκλωμάτων VLSI I

HY121 Ηλεκτρικϊ Κυκλώματα

APEIROSTIKOS LOGISMOS I

ΜΕΛΕΤΗ ΚΑΙ ΧΑΡΑΞΗ ΓΡΑΦΙΚΗΣ ΠΑΡΑΣΤΑΣΗΣ ΣΥΝΑΡΤΗΣΗΣ

ΤΕΧΝΟΛΟΓΙΚΟ ΕΚΠΑΙΔΕΥΤΙΚΟ ΙΔΡΥΜΑ ΠΕΛΟΠΟΝΝΗΣΟΥ ΣΧΟΛΗ ΤΕΧΝΟΛΟΓΙΚΩΝ ΕΦΑΡΜΟΓΩΝ ΤΜΗΜΑ ΜΗΧΑΝΙΚΩΝ ΠΛΗΡΟΦΟΡΙΚΗΣ Τ.Ε. ΨΗΦΙΑΚΑ ΗΛΕΚΤΡΟΝΙΚΑ.

Εργαστήριο Αναλογικών Κυκλωμάτων VLSI Υπεύθυνος καθηγητής Πλέσσας Φώτιος

Δυναμική συμπεριφορά των λογικών κυκλωμάτων MOS. Διάλεξη 10

Πανεπιστήμιο Πατρών Τμήμα Φυσικής Εργαστήριο Ηλεκτρονικής. Ψηφιακά Ηλεκτρονικά. Δίοδοι, BJT και MOSFET ως Διακόπτες 2

Σχεδιασμός Ολοκληρωμένων Κυκλωμάτων VLSI I 4 η Εργαστηριακή Άσκηση

«Σχεδιασμός Ψηφιακών Συστημάτων σε FPGA» Εαρινό εξάμηνο

ΠΑΝΕΠΙΣΤΗΜΙΟ ΠΑΤΡΩΝ ΤΜΗΜΑ ΗΛΕΚΤΡΟΛΟΓΩΝ ΜΗΧΑΝΙΚΩΝ ΚΑΙ ΤΕΧΝΟΛΟΓΙΑΣ ΥΠΟΛΟΓΙΣΤΩΝ ΤΟΜΕΑΣ ΗΛΕΚΤΡΟΝΙΚΗΣ ΚΑΙ ΥΠΟΛΟΓΙΣΤΩΝ - ΕΡΓΑΣΤΗΡΙΟ ΗΛΕΚΤΡΟΝΙΚΩΝ ΕΦΑΡΜΟΓΩΝ

Πανεπιστήμιο Πατρών Τμήμα Φυσικής Εργαστήριο Ηλεκτρονικής. Ψηφιακά Ηλεκτρονικά. Οικογένειες Ολοκληρωμένων Κυκλωμάτων Ψηφιακής Λογικής

Εργαστηριακή άσκηση. Θεωρητικός και πρακτικός υπολογισμός καθυστερήσεων σε λογικά δίκτυα πολλών σταδίων

Χαρακτηρισµός Κυκλώµατος και Εκτίµηση Απόδοσης 2. Χαρακτηρισµός Κυκλώµατος

Σχεδίαση CMOS Ψηφιακών Ολοκληρωμένων Κυκλωμάτων

Μικροηλεκτρονική - VLSI

ΣΧΕΔΙΑΣΗ ΚΑΙ ΚΑΤΑΣΚΕΥΗ ΗΛΕΚΤΡΟΝΙΚΩΝ ΚΥΚΛΩΜΑΤΩΝ. Δρ. Δ. Λαμπάκης (2 η σειρά διαφανειών)

ΠΑΝΕΠΙΣΤΗΜΙΟ ΘΕΣΣΑΛΙΑΣ

ΕΛΛΗΝΙΚΗ ΔΗΜΟΚΡΑΤΙΑ Ανώτατο Εκπαιδευτικό Ίδρυμα Πειραιά Τεχνολογικού Τομέα

ΗΛΕΚΤΡΟΝΙΚΗ Ι ΔΙΑΓΡΑΜΜΑΤΑ BODE ΣΥΜΠΛΗΡΩΜΑΤΙΚΟ ΤΕΥΧΟΣ ΣΗΜΕΙΩΣΕΩΝ

Κεφάλαιο 4 ο. Γ. Τσιατούχας. VLSI Systems and Computer Architecture Lab. Λογικός Φόρτος 2

Μνήμες RAM. Διάλεξη 12

Μικροηλεκτρονική - VLSI

ΣΧΕ ΙΑΣΜΟΣ ΟΛΟΚΛΗΡΩΜΕΝΩΝ

Ενότητα 3 ΨΗΦΙΑΚΑ ΟΛΟΚΛΗΡΩΜΕΝΑ ΚΥΚΛΩΜΑΤΑ

Στατική ηλεκτρική ανάλυση του αντιστροφέα CMOS. Εισαγωγή στην Ηλεκτρονική

Σύνθεση για χαµηλή κατανάλωση

10. Χαρακτηριστικά στοιχεία λογικών κυκλωμάτων

ΣΧΕΔΙΑΣΗ ΚΑΙ ΚΑΤΑΣΚΕΥΗ ΗΛΕΚΤΡΟΝΙΚΩΝ ΚΥΚΛΩΜΑΤΩΝ. Δρ. Δ. Λαμπάκης (8 η σειρά διαφανειών)

1. Ιδανικό κύκλωμα LC εκτελεί ηλεκτρικές ταλαντώσεις και η χρονική εξίσωση του φορτίου του πυκνωτή

Ηλεκτρικές Ταλαντώσεις: Φθίνουσα Ηλεκτρική Ταλάντωση

4.2 Αναπαράσταση δυαδικών τιμών στα ψηφιακά κυκλώματα

Σχεδιασμός Ολοκληρωμένων Κυκλωμάτων VLSI I

Εργαστηριακή άσκηση. Κανόνες σχεδίασης και κατασκευαστικές λεπτομέρειες στη σχεδίασης μασκών (layout) και προσομοίωσης κυκλώματος VLSI

Ψηφιακά Λογικά Κυκλώματα CMOS

ΕΡΓΑΣΤΗΡΙO ΗΛΕΚΤΡΟΝΙΚΗΣ ΕΡΩΤΗΣΕΙΣ

ΑΣΚΗΣΗ 2 η N-MOS ΚΑΙ P-MOS TRANSISTOR ΩΣ ΔΙΑΚΟΠΤΗΣ

απόσβεσης, με τη βοήθεια της διάταξης που φαίνεται στο διπλανό σχήμα. Η σταθερά του ελατηρίου είναι ίση με k = 45 N/m και η χρονική εξίσωση της

Ψηφιακά Ηλεκτρονικά. Μάθηµα 1ο.. Λιούπης

Τρίτο Σετ Φροντιστηριακών ασκήσεων Ψηφιακών Ηλεκτρονικών. Δρ. Χ. Μιχαήλ

r c =r for BJTs = for MOSFETs

γ. Για την απώλεια της ενέργειας αφαιρούμε την ενέργεια που είχε το σώμα τη χρονική στιγμή t 1, αυτή της

Απαντήσεις στο 1 0 Homework στην Προχωρημένη Ηλεκτρονική Εαρινό Εξάμηνο

Ανάλυση Ηλεκτρικών Κυκλωμάτων

ΕΡΓΑΣΤΗΡΙΟ ΑΤΟΜΙΚΗΣ ΦΥΣΙΚΗΣ. Άσκηση 3: Πείραμα Franck-Hertz. Μέτρηση της ενέργειας διέγερσης ενός ατόμου.

Υλοποίηση λογικών πυλών µε τρανζίστορ MOS. Εισαγωγή στην Ηλεκτρονική

ΚΕΦΑΛΑΙΟ 6 ΒΑΣΙΚΑ ΑΚΟΛΟΥΘΙΑΚΑ ΚΥΚΛΩΜΑΤΑ. 6.1 Εισαγωγή

Δομή της διάλεξης. Schmitt Trigger Πολυδονητές ΟΧρονιστής555 Ταλαντωτής δακτυλίου Ασκήσεις

ΠΑΝΕΠΙΣΤΗΜΙΟ ΠΑΤΡΩΝ. ΤΜΗΜΑ ΗΛΕΚΤΡΟΛΟΓΩΝ ΜΗΧΑΝΙΚΩΝ & ΤΕΧΝΟΛΟΓΙΑΣ ΥΠΟΛΟΓΙΣΤΩΝ ΨΗΦΙΑΚΑ ΟΛΟΚΛΗΡΩΜΕΝΑ ΚΥΚΛΩΜΑΤΑ & ΣΥΣΤΗΜΑΤΑ Περίοδος Σεπτεμβρίου 2011

7 η διάλεξη Ακολουθιακά Κυκλώματα

7. ΤΕΛΕΣΤΙΚΟΣ ΕΝΙΣΧΥΤΗΣ

Εισαγωγή στα ψηφιακά κυκλώματα. Διάλεξη 1

Ένα σύστημα εκτελεί ελεύθερη ταλάντωση όταν διεγερθεί κατάλληλα και αφεθεί στη συνέχεια ελεύθερο να

Επιπλέον, για ευκολία στις πράξεις ορίζουμε τις παρακάτω μεταβλητές

9. ΚΑΤΑΧΩΡΗΤΕΣ (REGISTERS)

Σωστή απάντηση το: Γ. Απάντηση

Ανάλυση και υλοποίηση ταλαντωτή τύπου Colpitts

Βασικές CMOS Λογικές οικογένειες (CMOS και Domino)


Φυσική σχεδίαση ολοκληρωμένων κυκλωμάτων

HY330 Ψηφιακά Κυκλώματα - Εισαγωγή στα Συστήματα VLSI. Σταθερές Μνήμες Αρχιτεκτονικές Μνήμης RAM

Ισχυρα ηλιακα φωτιστικα κηπου

Transcript:

Ονοματεπώνυμο: Παπαναστασίου Στέφανος Username: stepapan AEM: 1608 Έτος: 2 Άσκηση 3.1 E ισαγωγή στην ηλεκτρονική - LAB3 a)nmos W=3.2u, L=0.25u, AD= AS = 16p, PD=PS= Wn + 2LD = 3.2+10 =13.2u PMOS W=16u, L=0.25u, AD=AS = 80p, PD=PS = Wp + 2LD = 16 + 2*5 = 26u Αλλαγές για το nmos: Wn=3.2u ADn = Wn*LD = 3.2u*5u=16p = ASn, PDn= Wp+2*LD 3.2u+2*5u=13.2u=PSn Αλλαγές για το pmos: Kn/Kp=1 => K n/k p * Wp/Wn=1 => Wp =5*Wn= 16u ADp=Wp*LD =16u*5u=80p =ASp,PDp=16u+2*5u=26u=PSp *Inverter propagation delay (Wn = 3.2) M1 2 1 0 0 NMOS W=3.2u L=0.25u AD=16p AS=16p PD=13.2u PS=13.2u M2 2 1 3 3 PMOS W=16u L=0.25u AD=80p AS=80p PD=26u PS=26u CLx 2 0 0.1p

b)nmos W=6u, L=0.25u, AD = AS = 30p, PD =PS= 16u PMOS W=30u, L=0.25u, AD =AS = 150p, PD =PS = Wp + 2 LD = 40u Αλλαγές για το nmos: Wn=6u ADn = Wn*LD = 6u*5u=30p = ASn, PDn= Wp+2*LD 6u+2*5u=16u=PSn Αλλαγές για το pmos: Kn/Kp=1 => K n/k p * Wp/Wn=1 => Wp =5*Wn= 30u ADp=Wp*Lp =30u*5u=150p =ASp, PDp= Wp+2*LD=30u+2*5u=40u=PSp *Inverter propagation delay (Wn = 6) M1 2 1 0 0 NMOS W=6u L=0.25u AD=30p AS=30p PD=16u PS=16u M2 2 1 3 3 PMOS W=30u L=0.25u AD=150p AS=150p PD=40u PS=40u CLx 2 0 0.1p

c)nmos W=10u, L=0.25u, AD = AS = 50p, PD =PS= 20u PMOS W=50u, L=0.25u, AD =AS = 250p, PD =PS =60u Αλλαγές για το nmos: Wn=10u ADn = Wn*Ln = 10u*5u=50p = ASn, PDn=Wn+2*LD = 10u+2*5u=20u=PSn Αλλαγές για το pmos: Kn/Kp=1 => K n/k p * Wp/Wn=1 => Wp =5*Wn= 50u ADp=Wp*Lp =50u*5u=250p =ASp, PDp=Wp+2*LD= 50u+2*5u=60u=PSp *Inverter propagation delay (Wn = 10) M1 2 1 0 0 NMOS W=10u L=0.25u AD=50p AS=50p PD=20u PS=20u M2 2 1 3 3 PMOS W=50u L=0.25u AD=250p AS=250p PD=60u PS=60u CLx 2 0 0.1p Vdd 3 0 DC 3.3 Vin 1 0 PULSE (0 3.3 0 0.5n 0.5n 5n 10n)

d)nmos W=20u, L=0.25u, AD = AS = 100p, PD =PS= 30u PMOS W=100u, L=0.25u, AD =AS = 500p, PD =PS = 110u Αλλαγές για το nmos: Wn=20u ADn = Wn*Ln=20u*5u=100p=ASn, PDn= Wn+2LD= 20u+2*5u=30u=PSn Αλλαγές για το pmos: Kn/Kp=1 => K n/k p * Wp/Wn=1 => Wp =5*Wn= 100u ADp=Wp*Lp =100u*5u=500p =ASp, Pdp=100u+2*5u=110u=PSp *Inverter propagation delay (Wn = 20) M1 2 1 0 0 NMOS W=20u L=0.25u AD=100p AS=100p PD=30u PS=30u M2 2 1 3 3 PMOS W=100u L=0.25u AD=500p AS=500p PD=110u PS=110u CLx 2 0 0.1p

'Οσο αυξάνονται τα πλάτη των τρανζιστορ αυξάνονται και τα tplh και tphl μειώνονται κάθε φορά. Αυτό παρατηρείται πιο εύκολα στο παρακάτω κοινό γραφημα : Η μείωση της καθυστέρησης ανόδου και καθόδου επιτυγχάνεται διότι όσο μεγαλύτερα ειναι τα

τρανζίστρορ τόσο πιο ισχυρά γίνονται τα τρανζίστορ του συμμετρικού αντιστροφέα και παρατηρείται αύξηση της κατανάλωσης ισχύος αυτού που φορτίζει από τον αντιστροφέα αλλα και αυξηση της ταχύτητας.δηλαδή όταν αυξάνεται το πλάτος του τρανζίστορ, η εσωτερική χωριτηκότητα επικρατεί των Cg(ext) και Cwire, με αποτέλεσμα την πτώση του ρυθμού μείωσης της καθυστέρησης. Αυτό συμβαίνει εξαιτίας του φαινομένου της αυτοφόρτωσης. Άσκηση 3.2 *Inverter propagation delay(wn=2x) M3 4 2 0 0 NMOS W=4u L=0.25u AD=20p AS=20p PD=14u PS=14u M4 4 2 3 3 PMOS W=20u L=0.25u AD=100p AS=100p PD=30u PS=30u * *Inverter propagation delay(wn=3x) M3 4 2 0 0 NMOS W=6u L=0.25u AD=30p AS=30p PD=16u PS=16u M4 4 2 3 3 PMOS W=30u L=0.25u AD=150p AS=150p PD=40u PS=40u * *Inverter propagation delay(wn=4x) M3 4 2 0 0 NMOS W=8u L=0.25u AD=40p AS=40p PD=18u PS=18u M4 4 2 3 3 PMOS W=40u L=0.25u AD=200p AS=200p PD=50u PS=50u *Inverter propagation delay(wn=5x) M3 4 2 0 0 NMOS W=10u L=0.25u AD=50p AS=50p PD=20u PS=20u M4 4 2 3 3 PMOS W=50u L=0.25u AD=250p AS=250p PD=60u PS=60u

*Inverter propagation delay(wn=6x) M3 4 2 0 0 NMOS W=12u L=0.25u AD=60p AS=60p PD=22u PS=22u M4 4 2 3 3 PMOS W=60u L=0.25u AD=300p AS=300p PD=70u PS=70u.TRAN 0.001n 10 *Inverter propagation delay(wn=7x) M3 4 2 0 0 NMOS W=14u L=0.25u AD=70p AS=70p PD=24u PS=24u M4 4 2 3 3 PMOS W=70u L=0.25u AD=350p AS=350p PD=80u PS=80u *Inverter propagation delay(wn=8x) M3 4 2 0 0 NMOS W=16u L=0.25u AD=80p AS=80p PD=26u PS=26u M4 4 2 3 3 PMOS W=80u L=0.25u AD=400p AS=400p PD=90u PS=90u *Inverter propagation delay(wn=9x) M3 4 2 0 0 NMOS W=18u L=0.25u AD=90p AS=90p PD=28u PS=28u M4 4 2 3 3 PMOS W=90u L=0.25u AD=450p AS=450p PD=100u PS=100u *Inverter propagation delay(wn=10x)

M3 4 2 0 0 NMOS W=20u L=0.25u AD=100p AS=100p PD=30u PS=30u M4 4 2 3 3 PMOS W=100u L=0.25u AD=500p AS=500p PD=110u PS=110u *Inverter propagation delay(wn=11x) M3 4 2 0 0 NMOS W=22u L=0.25u AD=110p AS=110p PD=32u PS=32u M4 4 2 3 3 PMOS W=110u L=0.25u AD=550p AS=550p PD=120u PS=120u *Inverter propagation delay(wn=12x) M3 4 2 0 0 NMOS W=24u L=0.25u AD=120p AS=120p PD=34u PS=34u M4 4 2 3 3 PMOS W=120u L=0.25u AD=600p AS=600p PD=130u PS=130u *Inverter propagation delay(wn=13x) M3 4 2 0 0 NMOS W=26u L=0.25u AD=130p AS=130p PD=36u PS=36u M4 4 2 3 3 PMOS W=130u L=0.25u AD=650p AS=650p PD=140u PS=140u *Inverter propagation delay(wn=14x) M3 4 2 0 0 NMOS W=28u L=0.25u AD=140p AS=140p PD=38u PS=38u M4 4 2 3 3 PMOS W=140u L=0.25u AD=700p AS=700p PD=150u PS=150u

*Inverter propagation delay(wn=15x) M3 4 2 0 0 NMOS W=30u L=0.25u AD=150p AS=150p PD=40u PS=40u M4 4 2 3 3 PMOS W=150u L=0.25u AD=750p AS=750p PD=160u PS=160u *Inverter propagation delay(wn=16x) M3 4 2 0 0 NMOS W=32u L=0.25u AD=160p AS=160p PD=42u PS=42u M4 4 2 3 3 PMOS W=160u L=0.25u AD=800p AS=800p PD=170u PS=170u *Inverter propagation delay(wn=17x) M3 4 2 0 0 NMOS W=34u L=0.25u AD=170p AS=170p PD=44u PS=44u M4 4 2 3 3 PMOS W=170u L=0.25u AD=850p AS=850p PD=180u PS=180u *Inverter propagation delay(wn=18x) M3 4 2 0 0 NMOS W=36u L=0.25u AD=180p AS=180p PD=46u PS=46u M4 4 2 3 3 PMOS W=180u L=0.25u AD=900p AS=900p PD=190u PS=190u *Inverter propagation delay(wn=19x) M3 4 2 0 0 NMOS W=38u L=0.25u AD=190p AS=190p PD=48u PS=48u M4 4 2 3 3 PMOS W=190u L=0.25u AD=950p AS=950p PD=200u PS=200u

*Inverter propagation delay(wn=20x) M3 4 2 0 0 NMOS W=40u L=0.25u AD=200p AS=200p PD=50u PS=50u M4 4 2 3 3 PMOS W=200u L=0.25u AD=1000p AS=1000p PD=210u PS=210u Επειδή πρόκειται για συμμετρικό αντιστροφέα θα ισχύει ότι tphl =tplh, άρα αρκεί να υπολογίσω μόνο το ένα εκ των δύο: tphl(2ου αντιστροφέα)=[ CL/ (Kn* (VDD-VTn) ) ]*[ 2*VTn/(VDD-VTn)+ ln( (4* (VDD-VTn)/VDD)-1) ]= ((4,171248*10^-21 + 1,81211 * 10^-3) / (20,008384 * 10^-4)) * 1,118 όπου : CL=Cg + CJ+Cwire =4.2 *10^-21 + 1,81211 * 10^-3 Cg=(eox/tox)*L*(Wn+Wp)=eox/(50.92)*10^(-9) +0.25*(4+20)= 4.2 *10^-21 = Cg = CLX = εξωτερική για τον 2Χ αντιστροφέα. Ομοίως βγαίνει για τον 3Χ αντιστροφέα, για τον 4Χ αντιστροφέα κ.ο.κ μέχρι και τον 20Χ αντιστροφέα, απλά αλλάζοντας τα αντίστοιχα πλάτη. Cj=Cjar+Cjsw=Cjar(nMos) + Cjsw(nMos) + Cjar(pMos) + Cjsw(pMos)= Cjar *wn*ld + Cjsw *(wn+2*ld) + Cjar *wp*ld + Cjsw *(wp+2*ld) =1,81211 * 10^-3 (χωρητικότητα του 1ου cmos=1x) Kn= (Kn' * Wn)/L= (2.5*10^-4 * 2*10^-6 ) / 0.25*10^-6=20.008584*10^-4 (απο το μοντέλο του tsmc στο nmos στο πεδίο KP) Στην συνέχεια για τον 3Χ αντιστροφέα(wn=6,wp=30), θα διαιρέσω την καθυστέρηση του βασικού αντιστροφέα με 2 και κάθε επόμενη καθυστέρηση θα ισούται με το πηλίκο της καθυστέρησης του βασικού αντιστροφέα/i,όπου i=3,4,5, 19,δηλαδή: Tphl3=tplh3 = tphl2/2 Tphl4=tplh4= Tphl2/3 Tphl5=tplh5= Tphl2/4 Tphl6=tplh6= Tphl2/5 Tphl7=tplh7= Tphl2/6 Tphl8=tplh8= Tphl2/7 Tphl9=tplh9= Tphl2/8 Tphl10=tplh10= Tphl2/9 Tphl11=tplh11= Tphl2/10 Tphl12=tplh12= Tphl2/11 Tphl13=tplh13= Tphl2/12 Tphl14=tplh14= Tphl2/13 Tphl15=tplh15= Tphl2/14 Tphl16=tplh16= Tphl2/15 Tphl17=tplh17= Tphl2/16 Tphl18=tplh18= Tphl2/17 Tphl19=tplh19= Tphl2/18 Tphl20=tplh20= Tphl2/19

Άσκηση 4 Για n=2: *Interconnection delay analysis R1 1 2 7.5k C1 2 0 0.356p R2 2 3 7.5k C2 3 0 0.356p Vin 1 0 PULSE (0 3 20n 0 0 30n 80n).TRAN 0.001n 80n Για n=3: *Interconnection delay analysis R1 1 2 7.5k C1 2 0 0.356p R2 2 3 7.5k C2 3 0 0.356p R3 3 4 7.5k C3 4 0 0.356p Vin 1 0 PULSE (0 3 20n 0 0 30n 80n).TRAN 0.001n 80n

Για n=4: *Interconnection delay analysis R1 1 2 7.5k C1 2 0 0.356p R2 2 3 7.5k C2 3 0 0.356p R3 3 4 7.5k C3 4 0 0.356p R4 4 5 7.5k C4 5 0 0.356p Vin 1 0 PULSE (0 3 20n 0 0 30n 80n).TRAN 0.001n 80n Για n=5: *Interconnection delay analysis R1 1 2 7.5k C1 2 0 0.356p R2 2 3 7.5k C2 3 0 0.356p R3 3 4 7.5k C3 4 0 0.356p R4 4 5 7.5k C4 5 0 0.356p R5 5 6 7.5k C4 6 0 0.356p Vin 1 0 PULSE (0 3 20n 0 0 30n 80n).TRAN 0.001n 80n

Συνοπτικά: Άσκηση5 *Fanout-of-4 (FO4) inverter delay (for a realistic inverter).subckt rcline 1 2 PARAMS: l=5000 Rw=0.075 Cw=0.1f R1 1 3 {Rw*l/3} R2 3 4 {Rw*l/3} R3 4 2 {Rw*l/3} C1 1 0 {Cw*l/6} C2 3 0 {Cw*l/3} C3 4 0 {Cw*l/3} C4 2 0 {Cw*l/6} S.SUBCKT inv 1 2 99 PARAMS: Wn=1u Wp=2u M1 2 1 0 0 NMOS W={Wn} L=0.25u AD={Wn*5u} AS={Wn*5u} PD={2*Wn+10u} PS={2*Wn+10u} M2 2 1 99 99 PMOS W={Wp} L=0.25u AD={Wp*5u} AS={Wp*5u} PD={2*Wp+10u} PS={2*Wp+10u} S Vdd 99 0 DC 1.8 Vin 1 0 PULSE 0 1.8 0p 0p 0p 5n 10n X1 1 2 99 inv PARAMS: Wn=1u Wp=2u

X2 2 3 99 inv PARAMS: Wn=4u Wp=8u X3 3 4 99 inv PARAMS: Wn=16u Wp=32u X5 4 5 rcline PARAMS: l=5000 Rw=4.8 Cw=6.4f X4 5 6 99 inv PARAMS: Wn=64u Wp=128u.INC tsmc025.sp.temp 70.TRAN 1p 10n.PROBE V(3) V(5)