ΤΜΗΜΑ ΠΛΗΡΟΦΟΡΙΚΗΣ & ΤΗΛΕΠΙΚΟΙΝΩΝΙΩΝ ΥΛΙΚΟ ΚΑΙ ΑΡΧΙΤΕΚΤΟΝΙΚΗ ΥΠΟΛΟΓΙΣΤΩΝ. Ενότητα 1. Λογικής Σχεδίασης. Καθηγητής Αντώνης Πασχάλης

ΤΜΗΜΑ ΠΛΗΡΟΦΟΡΙΚΗΣ & ΤΗΛΕΠΙΚΟΙΝΩΝΙΩΝ ΣΧΕΔΙΑΣΗ ΨΗΦΙΑΚΩΝ ΣΥΣΤΗΜΑΤΩΝ - VHL ΥΛΙΚΟ ΚΑΙ ΑΡΧΙΤΕΚΤΟΝΙΚΗ ΥΠΟΛΟΓΙΣΤΩΝ Ενότητα 1 Αρχές και Πρακτικές Ακολουθιακής Λογικής Σχεδίασης Καθηγητής Αντώνης Πασχάλης 217

Γενικές Γραμμές Ακολουθιακή λογική Latches Flip-Flops (, JK, Toggle and T with Enable), Flip-Flops Flops with Set, Reset, Write Enable, Read Enable and Scan) Kαταχωρητές (Παράλληλοι και Ολίσθησης) Μηχανές Πεπερασμένων Καταστάσεων Moore Mealy Μετρητές Κυμάτωσης και Σύγχρονοι Μετρητές Δακτυλιωδής Μετρητής και Μετρητής Johnson Ψηφιακά Συστήματα Χρονισμός Μεταστάθεια Ασύγχρονοι είσοδοι

Ακολουθιακά Κυκλώματα Η έξοδος Ζ δεν εξαρτάται μόνο από την παρούσα τιμή της εισόδου Α, αλλά και από τις προηγούμενες τιμές της εισόδου Α, που καθορίζουν την παρούσα κατάσταση CS του κυκλώματος Τα ακολουθιακά κυκλώματα ονομάζονται και μηχανές πεπερασμένων καταστάσεων (finite-state machines - FSMs) Από την παρούσα τιμή της εισόδου A και την παρούσα κατάσταση CS υπολογίζεται η επόμενη κατάσταση NS A 1 Z 1 A 2 Z 2 A n. ΣΥΝΔΥΑΣΤΙΚΟ ΚΥΚΛΩΜΑ. Z m παρούσα κατάσταση current state CS ΣΤΟΙΧΕΙΑ ΜΝΗΜΗΣ NS επόμενη κατάσταση next state

Ασύγχρονα Ακολουθιακά Κυκλώματα Η παρούσα κατάσταση CS του κυκλώματος μπορεί να αλλάξει κάθε χρονική στιγμή Η αλλαγή της παρούσας κατάστασης CS γίνεται πάντοτε μετά την αλλαγή της επόμενης κατάστασης NS (παρουσιάζονται προβλήματα αστάθειας) A 1 Z 1 A 2 Z 2 A n. ΣΥΝΔΥΑΣΤΙΚΟ ΚΥΚΛΩΜΑ. Z m παρούσα κατάσταση current state CS ανάδραση ΣΤΟΙΧΕΙΑ ΚΑΘΥΣΤΕΡΗΣΗΣ NS επόμενη κατάσταση next state

Σύγχρονα Ακολουθιακά Κυκλώματα Η παρούσα κατάσταση CS του κυκλώματος αλλάζει σε συγκεκριμένες διακριτές χρονικές στιγμές που προσδιορίζονται από το σήμα ρολογιού (clock) Η αλλαγή της παρούσας κατάστασης CS δεν γίνεται αμέσως μόλις αλλάξει η επόμενη κατάσταση NS A 1 A 2 A 2 Z 1 A n. ΣΥΝΔΥΑΣΤΙΚΟ ΚΥΚΛΩΜΑ. Z 2 Z m παρούσα κατάσταση current state sae CS ΣΤΟΙΧΕΙΑ ΜΝΗΜΗΣ NS επόμενη κατάσταση next state sae clock

Σύγχρονα Ακολουθιακά Κυκλώματα Αλλάζουν κατάσταση σε συγκεκριμένες διακριτές χρονικές στιγμές που προσδιορίζονται με την αλλαγή του σήματος ρολογιού από σε 1 (δηλαδή κατά την ανερχόμενη ακμή - rising edge) ή από 1 σε (δηλαδή κατά την κατερχόμενη ακμή - falling edge) Volts συχνότητα ρολογιού (ΜΗz) = 1 / περίοδος ρολογιού +5 ανερχόμενη ακμή κατερχόμενη ακμή σήμα ρολογιού + περίοδος ρολογιού nsec

Latches & Flip-Flops Βασικές δομικές μονάδες των ακολουθιακών κυκλωμάτων Ακολουθιακά κυκλώματα με ανάδραση Στοιχεία μνήμης με δύο καταστάσεις και 1, που αποθηκεύουν ένα ψηφίο πληροφορίας Έχουν συνήθως δύο εξόδους : την κανονική, και την συμπληρωματική Η κανονική έξοδος δηλώνει και την επόμενη κατάσταση Διαφορές: Latches : παρακολουθούν τις εισόδους τους συνεχώς και αλλάζουν κατάσταση κάθε χρονική στιγμή ή εκείνες τις χρονικές στιγμές που το σήμα ενεργοποίησης ης (enable) έχει την τιμή 1 (ή ) Flip-Flops : παρακολουθούν τις εισόδους τους και αλλάζουν κατάσταση σε συγκεκριμένες διακριτές χρονικές στιγμές, που προσδιορίζονται από την ανερχόμενη (ή την κατερχόμενη) ακμή του σήματος του ρολογιού

Latch: Υλοποίηση με Πολυπλέκτη 2 σε 1 E 1 MUX 2 σε 1 Enable E Χαρακτηριστικός Πίνακας Latch ata έξοδοι (t+1) (t+1) x (t) (t) 1 1 1 1 1 Χαρακτηριστική Εξίσωση Latch (t+1) = E +E (t) (= για Ε=1) Ερμηνεία του Χαρακτηριστικού Πίνακα Όταν Ε=, η κατάσταση δεν αλλάζει ((t+1)=(t)) Όταν Ε=1 και =, η κατάσταση γίνεται ((t+1)=) Όταν Ε=1 και =1, η κατάσταση γίνεται 1 ((t+1)=1) Όταν Ε=1 το Latch είναι διάφανο ((t+1)=) H αποθήκευση της πληροφορίας γίνεται όταν το Ε αλλάζει από 1 σε. Η πληροφορία παραμένει αποθηκευμένη, όσο Ε=.

Latch: Χρονικές Παράμετροι Ελάχιστο πλάτος παλμού (min pulse width) t w Το Ε, μετά την αλλαγή πρέπει να παραμείνει στο 1 για τουλάχιστον τον ελάχιστο χρόνο t w, για να αποφύγουμε τη μεταστάθεια Χρόνος προετοιμασίας (set-up time) και χρόνος κρατήματος (hold time) To πρέπει να παραμείνει σταθερό πριν και μετά την αλλαγή του Ε από 1 σε για ελάχιστο χρόνο t su (set-up) και t h (hold), αντίστοιχα, για να αποφύγουμε μεταστάθεια E 3 t w t su t h t pe t p

Positive Edge-Triggered Flip-Flop To Positive Edge-Τriggered Flip-Flop είναι σύγχρονο ακολουθιακό κύκλωμα που παρακολουθεί την είσοδο του και αλλάζει κατάσταση μόνο κατά την ανερχόμενη ακμή του ( σε 1 ή ) Χαρακτηριστικός Πίνακας Flip-Flop ρολόϊ ata έξοδοι (t+1) (t+1) 1 1 1 Χ (t) (t) 1 Χ (t) (t) Το μπαίνει πάντα αριστερά των σύγχρονων σημάτων () Ερμηνεία του Χαρακτηριστικού Πίνακα Όταν = και =, η κατάσταση γίνεται ((t+1)=) Όταν = και =1, η κατάσταση γίνεται 1 ((t+1)=1) Όταν = ή =1, η κατάσταση δεν αλλάζει ((t+1)=(t)) H αποθήκευση της πληροφορίας γίνεται όταν το αλλάζει από σε 1. Η πληροφορία παραμένει αποθηκευμένη, όσο = ή =1.

Positive Edge-Triggered Flip-Flop Υλοποίηση Master-Slave με τη χρήση δύο Latches Δύο ασύγχρονα Latches σε κατάλληλη συνδεσμολογία δημιουργούν ένα σύγχρονο Flip-Flop Η έξοδος του αφέντη συνδέεται με την είσοδο του σκλάβου Όταν το ένα είναι διάφανο και αλλάζει κατάσταση σύμφωνα με την είσοδό του, το άλλο παραμένει σταθερό στην κατάσταση που έχει ήδη αποθηκεύσει, γιατί έχουν πάντα συμπληρωματική μ τιμή στις εισόδους Enable αφέντης master σκλάβος slave E E

Flip-Flop: Χρονικές Παράμετροι To πρέπει να παραμείνει σταθερό πριν και μετά την αλλαγή του από σε 1 για ελάχιστο χρόνο t su (set-up) και t h (hold), αντίστοιχα, για να αποφύγουμε μεταστάθεια. Επίσης, το πρέπει να έχει μία ελάχιστη διάρκεια t w στο και στο 1, από την οποία προκύπτει η μέγιστη συχνότητα λειτουργίας του Flip-Flop t su t h t su t h t w t w t w M t su t h αφέντης t pc σκλάβος t pc * t pc *

Flip-Flop έναντι Latch Latch L t p Όταν =1 τότε L (t+1)= Flip-Flop FF t pc t Όταν = τότε FF (t+1)= pc Έστω ότι αρχικά τα L και FF είναι στην κατάσταση και το σήμα = 1

Positive Edge-Triggered Flip-Flop with Asynchronous Preset and Clear Χαρακτηριστικός Πίνακας Flip-Flop with PR_L & CLR_L PR Preset PR_L Clear CLR_L ρολόϊ ata έξοδοι (t+1) (t+1) CLR clear preset απαγορεύεται 1 1 1 1 1 1 1 1 1 1 1 1 1 Χ (t) (t) 1 Χ (t) (t) x x 1 x x 1 x x 1 1 Τα ασύγχρονα σήματα μπαίνουν αριστερά από το, ενώ τα σύγχρονα σήματα δεξιά Όταν είναι PR_L = CLR_L= και ύστερα γίνονται 1, το Flip-Flop πηγαίνει σε απροσδιόριστη επόμενη κατάσταση με εμφάνιση ταλαντώσεων ή μεταστάθειας

Διαδικασία Σχεδίασης Άλλων Flip-Flop Χρησιμοποιείται σαν βάση το Flip-Flop με χαρακτηριστική εξίσωση (t+1) = Προσδιορίζεται ο χαρακτηριστικός πίνακας του νέου Flip-Flop Προσδιορίζεται ο πίνακας αλήθειας του νέου Flip-Flop από τον Χαρακτηριστικό Πίνακα εξετάζοντας τι συμβαίνει κατά την ακμή του ρολογιού Προσδιορίζεται η χαρακτηριστική εξίσωση του νέου Flip-Flop σαν λογική συνάρτηση των εισόδων Inputs και της παρούσας κατάστασης (t) Προσδιορίζεται το λογικό κύκλωμα που προκύπτει από την χαρακτηριστική εξίσωση Η έξοδος F αυτού του λογικού κυκλώματος συνδέεται με την είσοδο του Flip-Flop Δεν υπάρχει στα βιβλία

Διαδικασία Σχεδίασης Άλλων Flip-Flop Ουσιαστικά είναι η διαδικασία σχεδίασης της πιο απλής μηχανής πεπερασμένων καταστάσεων Βασίζεται σε μόνο ένα Flip-Flop Έχει μόνο 2 καταστάσεις Η κατάσταση είναι και η έξοδος του Flip-Flop (t) Inputs Συνδυαστική Λογική που υλοποιεί τη χαρακτηριστική εξίσωση F = F(Inputs, (t)) F= (t+1)= Χαρακτηριστική Εξίσωση Νέου Flip-Flop (t+1) = F(Inputs, (t))

Flip-Flop with Synchronous Reset Χαρακτηριστικός Πίνακας Flip-Flop with Reset Πίνακας Αλήθειας ρολόϊ Reset ata έξοδοι Reset ata είσοδος έξοδος R (t+1) (t+1) R (t) (t+1) LOA 1 1 1 1 1 1 1 RESET 1 1 1 1 Χαρακτηριστική Εξίσωση Active High 1 1 1 Reset 1 1 1 1 X 1 Χ Χ (t) (t) 1 Χ Χ (t) (t) R (t+1) = R R

Flip-Flop with Synchronous Set Χαρακτηριστικός Πίνακας Flip-Flop with Set Πίνακας Αλήθειας ρολόϊ Set ata έξοδοι Set ata είσοδος έξοδος S (t+1) (t+1) S (t) (t+1) LOA 1 1 1 1 1 1 1 1 SET 1 1 1 1 1 1 Χαρακτηριστική Εξίσωση Active High 1 1 1 1 Set 1 1 1 1 X 1 Χ Χ (t) (t) 1 Χ Χ (t) (t) S (t+1) = S+ S

Positive Edge-Triggered J-K Flip-Flop J K HOL RESET SET TOGGLE Χαρακτηριστικός Πίνακας J-K Flip-Flop ρολόϊ έξοδοι J K (t+1) (t+1) (t) (t) 1 1 1 1 1 1 (t) (t) Χ Χ (t) (t) 1 Χ Χ (t) (t) Ερμηνεία του Χαρακτηριστικού Πίνακα Όταν = και J=, K=, η κατάσταση δεν αλλάζει ((t+1)=(t)) Όταν = και J=, K=1, η κατάσταση γίνεται ((t+1)=) Όταν = και J=1, K=, η κατάσταση γίνεται 1 ((t+1)=1) Όταν = και J=1, K=1, η κατάσταση αντιστρέφεται ((t+1)=(t) ) Όταν = ή =1, η κατάσταση δεν αλλάζει ((t+1)=(t))

Positive Edge-Triggered J-K Flip-Flop Πίνακας Αλήθειας J-K Flip-Flop είσοδος έξοδος J K (t) (t+1) ΗOL 1 1 RESET 1 1 1 SET 1 1 1 1 1 TOGGLE 1 1 1 1 1 1 Χαρακτηριστική Εξίσωση J-K Flip-Flop (t+1) = J (t)+k (t) (t) 1 JK 1 11 1 1 1 1 1

Positive Edge-Triggered J-K Flip-Flop J K Χαρακτηριστική Εξίσωση J-K Flip-Flop (t+1) = J (t)+k (t) Υλοποίηση οίη η με πύλες Υλοποίηση οίη η με πολυπλέκτη λέκ J K J K 1 S MUX

Άσκηση 1.1 Να σχεδιάσετε το Flip-flop with (write) enable, αφού βρείτε αρχικά τη χαρακτηριστική εξίσωσή του Χαρακτηριστικός Πίνακας Flip-flop with WE load hold ρολόϊ 1 write en data έξοδοι WE (t+1) (t+1) 1 1 1 1 1 WE Χ (t) (t) X Χ (t) (t) X X (t) (t)

Positive Edge-Triggered T (Toggle) Flip-Flop T 1 T T J K Χαρ/κή Εξίσωση T Flip-Flop (t+1) = (t) TOGGLE Τ Χαρακτηριστικός Πίνακας T Flip-Flop ρολόι =T 1 P έξοδοι (t+1) (t+1) (t) (t) (t) (t) (t) (t) 2xP To Positive Edge -Triggered T Flip-FlopFlop αλλάζει κατάσταση σε κάθε ανερχόμενη ακμή του και χρησιμοποιείται σαν διαιρέτης συχνότητας δια δύο. Άσκηση: Να σχεδιάσετε ένα διαιρέτη συχνότητας δια τέσσερα.

Ε Positive Edge-Triggered T Flip-Flop with E Ε T J K E T ρολόϊ enable =T E TOGGLE HOL x 1 x Χαρακτηριστικός Πίνακας T Flip-Flop with E Ερμηνεία του Χαρακτηριστικού Πίνακα έξοδοι (t+1) (t+1) (t) (t) (t) (t) (t) (t) (t) (t) Όταν = και Ε=1, η κατάσταση αντιστρέφεται ((t+1)=(t) ) ) ) Όταν = και Ε=, η κατάσταση δεν αλλάζει ((t+1)=(t)) Όταν = ή =1, η κατάσταση δεν αλλάζει ((t+1)=(t)) Χαρ/κή Εξίσωση T Flip-Flop with E (t+1) = E (t)+e (t) To Positive Edge -Triggered T Flip-Flop with Εnable αλλάζει κατάσταση μόνο σε εκείνες τις ανερχόμενες ακμές του ( σε 1) που Ε=1

Αύξηση της Δοκιμαστικότητας με την Τεχνική Scan Το Scan Flip-Flop p είναι μια τροποποιημένη η μορφή του Flip-Flop with Εnable που χρησιμοποιείται κατά τον έλεγχο της ορθής λειτουργίας ενός VLSI κυκλώματος (VLSI testing) Η τεχνική scan αυξάνει τη δοκιμαστικότητα (testability) ενός VLSI κυκλώματος με την εισαγωγή μίας απευθείας τιμής στο Scan Flip-Flop μέσω της εισόδου scan SΙ (scan input), όταν η είσοδος ενεργοποίησης scan SΕ (scan enable) είναι 1 Στην πράξη χρησιμοποιείται μία αλυσίδα από Scan Flip-Flops, που ονομάζεται αλυσίδα scan Τα VLSI κυκλώματα, λόγω της πολυπλοκότητάς τους έχουν πολλές αλυσίδες scan Ηδ δ ί ή λ ίδ ί λύ Η διαδικασία εφαρμογής των αλυσίδων scan είναι απολύτως αυτοματοποιημένη

Αύξηση της Δοκιμαστικότητας με την Τεχνική Scan Παράδειγμα εφαρμογής της τεχνικής scan σε ένα σύγχρονο ακολουθιακό κύκλωμα, που αυξάνει τη δοκιμαστικότητά του παρέχοντας δυνατότητα εφαρμογής εισόδων δοκιμής μέσω του Scan In και διάδοσης των αποκρίσεων στην έξοδο μέσω του Scan Out Οι είσοδοι δοκιμής και οι αποκρίσεις του κυκλώματος διαδίδονται σειριακά

Άσκηση 1.2 Να σχεδιάσετε το Scan Flip-Flop, αφού βρείτε αρχικά τη χαρακτηριστική εξίσωσή του Δίδεται ο χαρακτηριστικός του πίνακας του Scan Flip-Flop Χαρακτηριστικός Πίνακας Scan Flip-Flop NORMAL LOA SCAN LOA ρολόϊ Scan En Scan In SE SI X X 1 1 1 X X 1 X X data 1 x x Χ X έξοδοι (t+1) (t+1) 1 1 1 1 (t) (t) (t) (t) SE SI

Άσκηση 1.3 Συνδυάζοντας το Flip-Flop with (write) enable μαζί με το Scan Flip-Flop, να σχεδιάσετε το Scan Flip-Flop with (write) enable Η σχεδίαση να γίνει με τη χρήση πολυπλεκτών 2-σε-1 Δίδεται ο χαρακτηριστικός του πίνακας Χαρακτηριστικός Πίνακας Scan Flip-Flop with WE ρολόϊ test en TE test in TI write en WE data έξοδοι (t+1) (t+1) NORMAL LOA NORMAL HOL SCAN LOA 1 1 1 X X X X X X 1 X X 1 1 X X X X 1 1 X X Χ X 1 1 (t) (t) (t) (t) 1 1 (t) (t) (t) (t) WE TE TI

Παράλληλα και Σειριακά Δεδομένα Τα περισσότερα ψηφιακά συστήματα μεταδίδουν και αποθηκεύουν δεδομένα σε παράλληλη μορφή Η παράλληλη μετάδοση γίνεται με τη χρήση μίας αρτηρίας (bus), όπου κάθε ψηφίο μίας λέξης δεδομένων έχει τη δικιά του γραμμή μετάδοσης Κατά την παράλληλη αποθήκευση όλα τα ψηφία μίας λέξης δεδομένων αποθηκεύονται παράλληλα Για την παράλληλη αποθήκευση δεδομένων χρησιμοποιούνται παράλληλοι καταχωρητές Bus[3,] Bus[3] 4 Bus[2] Bus[1] Bus[]

Παράλληλα και Σειριακά Δεδομένα Περιορισμοί στο κόστος υλοποίησης επιβάλλουν τη μετάδοση και αποθήκευση δεδομένων σε σειριακή μορφή, θυσιάζοντας την απόδοση του ψηφιακού συστήματος Η σειριακή μετάδοση γίνεται με τη χρήση μίας μόνο γραμμής σειριακών δεδομένων (serial data line), όπου τα ψηφιά μίας λέξης δεδομένων μεταδίδονται στη σειρά το ένα μετά το άλλο Εάν μεταδίδεται πρώτα το περισσότερο σημαντικό ψηφίο, έχουμε μετάδοση big endian Εάν μεταδίδεται πρώτα το λιγότερο σημαντικό ψηφίο, έχουμε μετάδοση little endian Ένα ασήμαρο ρολογιού ογού(c () καθορίζει τον ρυθμό μεταφοράς ψηφίων έτσι, ώστε να μεταδίδεται ένα ψηφίο ανά κύκλο ρολογιού Ο ρυθμός μεταφοράς ψηφιών (σε bits per second bps) ισούται με τη συχνότητα του ρολογιού (σε MHz) Κατά τη σειριακή αποθήκευση τα ψηφία μίας λέξης δεδομένων αποθηκεύονται στη σειρά το ένα μετά το άλλο Για τη σειριακή αποθήκευση δεδομένων αλλά και για τη μετατροπή Για τη σειριακή αποθήκευση δεδομένων, αλλά και για τη μετατροπή της παράλληλης μετάδοσης σε σειριακή μετάδοση και το αντίστροφο, χρησιμοποιούνται καταχωρητές ολίσθησης

Παράλληλοι Καταχωρητές (Registers) Οι παράλληλοι καταχωρητές απαρτίζονται από flip-flops που λαμβάνουν κοινό σήμα ρολογιού () κατάλληλης συχνότητας Αποθηκεύουν δυαδικά δεδομένα οργανωμένα σε bytes ή λέξεις κατά την ανερχόμενη (κατερχόμενη) ακμή του Τα δεδομένα πρέπει να έχουν ήδη σταθεροποιηθεί πριν την ανερχόμενη (κατερχόμενη) ακμή του και να ικανοποιούνται οι χρόνοι προετοιμασίας (set-up) και κρατήματος (hold) Οι παράλληλοι καταχωρητές μπορεί να έχουν και ασύγχρονες εισόδους (preset και clear) για αρχικοποίηση συνήθως στο όλα- με το σήμα Reset V cc 1 n Reset PR CLR... 1 PR CLR Active low n

Παράλληλοι Καταχωρητές (Registers) Οι παράλληλοι καταχωρητές μπορεί να έχουν επιπλέον και σήματα επίτρεψης σήμα επίτρεψης γραψίματος (write enable) που εμποδίζει ή επιτρέπει την αλλαγή των περιεχομένων του καταχωρητή σήμα επίτρεψης διαβάσματος (read/output enable) που επιτρέπει το διάβασμα των περιεχομένων του καταχωρητή ή οδηγεί την έξοδο σε υψηλή αντίσταση με τη χρήση απομονωτών τριών καταστάσεων n Write enable Read enable WE OE Register n Inputs [n-1,] Outputs [n-1,] write_en clock read_en κυψελίδα καταχωρητή 1 tri-state buffer

Καταχωρητές Ολίσθησης (Shift Registers) Οι καταχωρητές ολίσθησης απαρτίζονται από flip-flops που λαμβάνουν κοινό σήμα ρολογιού () Η αποθηκευμένη λέξη δεδομένων ολισθαίνει μία θέση δεξιά ή αριστερά κατά την ανερχόμενη (κατερχόμενη) ακμή του Υπάρχουν 4 κατηγορίες καταχωρητών ολίσθησης : σειριακής εισόδου - σειριακής εξόδου (serial-in, serial-out - SISO) σειριακής εισόδου - παράλληλης εξόδου (serial-in, parallel-out - SIPO) παράλληλης εισόδου - σειριακής εξόδου (parallel-in, serial-out - PISO) παράλληλης εισόδου - παράλληλης εξόδου (parallel-in, parallel-out - PIPO)

Καταχωρητές Ολίσθησης (Shift Registers) Σειριακής Εισόδου - Σειριακής Εξόδου (SISO) Σε κάθε ακμή του σήματος ρολογιού η λέξη δεδομένων που είναι αποθηκευμένη στον καταχωρητή ολισθαίνει μία θέση δεξιά έτσι, ώστε το λιγότερο σημαντικό ψηφίο (LSB) του καταχωρητή να χάνεται, ενώ το περισσότερο σημαντικό ψηφίο (MSB) του καταχωρητή να αποθηκεύει την τιμή της σειριακής εισόδου (SERIN) SERIN SERIN MSB LSB 1 1 1 SEROUT 1 πριν την ακμή του SEROUT μετά την ακμή του

Καταχωρητές Ολίσθησης (Shift Registers) Σειριακής Εισόδου - Σειριακής Εξόδου (SISO) SERIN SERIN 111 11 1 SEROUT SEROUT Αρχικοποίηση η όλα- Μετά την 1η ακμή (1ος κύκλος) SERIN SEROUT Μετά τη 2η ακμή 1 (2ος κύκλος) SERIN SERIN 11 1 1 1 1 1 1 1 SEROUT SEROUT Μετά την 3η ακμή (3ος κύκλος) Μετά την 4η ακμή (4ος κύκλος) Η λέξη δεδομένων στις σειριακή είσοδο SERIN μεταδίδεται σειριακά, ένα ψηφίο ανά κύκλο ρολογιού. Μετά από 4 κύκλους ρολογιού η λέξη δεδομένων έχει αποθηκευθεί στον καταχωρητή SISO.

Καταχωρητές Ολίσθησης (Shift Registers) Σειριακής Εισόδου - Παράλληλης Εξόδου (SIPO) Σε κάθε ακμή του σήματος ρολογιού η λέξη δεδομένων που είναι αποθηκευμένη στον καταχωρητή ολισθαίνει μία θέση δεξιά. Υπάρχουν έξοδοι για κάθε ψηφίο της λέξης δεδομένων και χρησιμοποιείται για μετατροπή από σειριακή σε παράλληλη μετάδοση της λέξης δεδομένων 1 2 3 4 SERIN Μετά από 4 κύκλους του ρολογιού η λέξη δεδομένων έχει αποθηκευθεί στον καταχωρητή SIPO. Στον πρώτο κύκλο αποθηκεύεται το περισσότερο σημαντικό ψηφίο (ΜSB) - Big Endian (Apple)

Καταχωρητές Ολίσθησης (Shift Registers) Σειριακής Εισόδου - Παράλληλης Εξόδου (SIPO) Σε κάθε ακμή του σήματος ρολογιού η λέξη δεδομένων που είναι αποθηκευμένη στον καταχωρητή ολισθαίνει μία θέση δεξιά. Υπάρχουν έξοδοι για κάθε ψηφίο της λέξης δεδομένων και χρησιμοποιείται για μετατροπή από σειριακή σε παράλληλη μετάδοση της λέξης δεδομένων 4 3 2 1 SERIN Μετά από 4 κύκλους του ρολογιού η λέξη δεδομένων έχει αποθηκευθεί στον καταχωρητή SIPO. Στον πρώτο κύκλο αποθηκεύεται το λιγότερο σημαντικό ψηφίο (LSB) - Little Endian (Intel)

Καταχωρητές Ολίσθησης (Shift Registers) Παράλληλης Εισόδου - Σειριακής Εξόδου (PISO) Ο καταχωρητής PISO έχει δύο τρόπους λειτουργίας, που ελέγχονται από το σήμα ελέγχου LOA_SHIFT τον τρόπο φόρτωσης (LOA) για (LOA_SHIFT = 1), και τον τρόπο ολίσθησης (SHIFT) για (LOA_SHIFT =) Σε κάθε ακμή του σήματος ρολογιού φορτώνεται παράλληλα νέα λέξη δεδομένων στον καταχωρητή (τρόπος φόρτωσης). Σε κάθε ακμή του σήματος ρολογιού η λέξη δεδομένων που είναι αποθηκευμένη στον καταχωρητή ολισθαίνει μία θέση δεξιά (τρόπος ολίσθησης). Υπάρχουν είσοδοι για κάθε ψηφίο της λέξης δεδομένων και χρησιμοποιείται για μετατροπή από παράλληλη σε σειριακή μετάδοση της λέξης δεδομένων Ο καταχωρητής PISO διαθέτει επίσης σειριακή είσοδο και σειριακή έξοδο για σειριακή μετάδοση της λέξης δεδομένων

Καταχωρητές Ολίσθησης (Shift Registers) Παράλληλης Εισόδου - Σειριακής Εξόδου (PISO) LOA_SHIFT SERIN A 1 MUX A B 1 MUX B C 1 MUX C 1 MUX SEROUT

Καταχωρητές Ολίσθησης (Shift Registers) Παράλληλης Εισόδου - Παράλληλης Εξόδου (PIPO) Ο καταχωρητής PIPO έχει δύο τρόπους λειτουργίας, που ελέγχονται από το σήμα ελέγχου LOA_SHIFT τον τρόπο φόρτωσης (LOA) για (LOA_SHIFT = 1), και τον τρόπο ολίσθησης (SHIFT) για (LOA_SHIFT = ) Σε κάθε ακμή του σήματος ρολογιού φορτώνεται παράλληλα νέα λέξη δεδομένων στον καταχωρητή (τρόπος φόρτωσης). Σε κάθε ακμή του σήματος ρολογιού η λέξη δεδομένων που είναι αποθηκευμένη στον καταχωρητή ολισθαίνει μία θέση δεξιά (τρόπος ολίσθησης). Υπάρχουν είσοδοι για κάθε ψηφίο της λέξης δεδομένων και χρησιμοποιείται για μετατροπή από παράλληλη σε σειριακή μετάδοση της λέξης δεδομένων Επίσης, υπάρχουν έξοδοι για κάθε ψηφίο της λέξης δεδομένων και χρησιμοποιείται για μετατροπή από σειριακή σε παράλληλη μετάδοση της λέξης δεδομένων Ο καταχωρητής PIPO διαθέτει επίσης σειριακή είσοδο και σειριακή έξοδο για σειριακή μετάδοση της λέξης δεδομένων

Καταχωρητές Ολίσθησης (Shift Registers) Παράλληλης Εισόδου - Παράλληλης Εξόδου (PIPO) LOA_SHIFT SERIN A 1 MUX A B 1 MUX B C 1 MUX C SEROUT- 1 MUX

Σειριακή - Παράλληλη η Μετάδοση Δεδομένων Παράλληλα Δεδομένα PISO REG Σειριακά Δεδομένα / / SIPO REG Παράλληλα Δεδομένα

Μηχανές Πεπερασμένων Καταστάσεων (Finite State Machine - FSM) ή Ακολουθιακό Κύκλωμα με Ρολόι Η παρούσα κατάσταση CS του κυκλώματος αλλάζει κατά την ανερχόμενη (κατερχόμενη) ακμή του σήματος του ρολογιού () Ο καταχωρητής καταστάσεων (State Register) αποτελείται από k Flip-Flops, που όλα λαμβάνουν το ίδιο σήμα ρολογιού () Ανάλογα με την κωδικοποίηση αποθηκεύονται από k (one-hot) μέχρι 2 k (binary/gray) καταστάσεις είσοδοι A 1 A n παρούσα κατάσταση current state cs ΣΥΝΔΥΑΣΤΙΚΟ ΚΥΚΛΩΜΑ ns cs k-1 ns k-1 CS ΚΑΤΑΧΩΡΗΤΗΣ ΚΑΤΑΣΤΑΣΕΩΝ NS Z 1 Z m έξοδοι επόμενη κατάσταση next state

Μηχανή Πεπερασμένων Καταστάσεων Τύπου Moore επόμενη κατάσταση = F(παρούσα κατάσταση, είσοδος) έξοδος = G(παρούσα κατάσταση) InR, : input pipeline register για συγχρονισμό εισόδων και καταστάσεων (προαιρετικό) ρ Λογική Εξόδου G έξοδος είσοδος reset ΙnR SR Λογική Επόμενης Κατάστασης F παρούσα κατάσταση (t) επόμενη κατάσταση (t+1)

Μηχανή Πεπερασμένων Καταστάσεων Τύπου Mealy επόμενη κατάσταση = F(παρούσα κατάσταση, είσοδος) έξοδος = G(παρούσα κατάσταση, είσοδος) InR, : input pipeline register για συγχρονισμό εισόδων και καταστάσεων (προαιρετικό) ρ Λογική Εξόδου G έξοδος είσοδος ΙnR reset SR Λογική Επόμενης Κατάστασης F παρούσα κατάσταση (t) επόμενη Κατάσταση (t+1)

Σύγκριση Μηχανών Πεπερασμένων Καταστάσεων Τύπου Moore και Mealy Η μηχανή πεπερασμένων καταστάσεων τύπου Mealy είναι πιο γενική από τη μηχανή τύπου Moore Οι μηχανές πεπερασμένων καταστάσεων τύπου Mealy έχουν λιγότερες καταστάσεις και συνήθως πλεονεκτούν σε ταχύτητα και μέγεθος της λογικής επόμενης κατάστασης Οι μηχανές πεπερασμένων καταστάσεων τύπου Moore συνήθως πλεονεκτούν σε ταχύτητα και μέγεθος της λογικής εξόδου Μία μηχανή πεπερασμένων καταστάσεων μπορεί να έχει εξόδους και των δύο τύπων Η απόδοση και το κόστος της μηχανής εξαρτάται από: Το πλήθος των καταστάσεων (περισσότερες στη μηχανή τύπου Moore) Την πολυπλοκότητα των διακλαδώσεων ανά κατάσταση (μεγαλύτερη στη μηχανή τύπου Mealy) Την κωδικοποίηση των καταστάσεων Το μέγεθος του καταχωρητή καταστάσεων Το πλήθος των ψηφίων που αλλάζουν τιμή από κατάσταση σε κατάσταση

Διάγραμμα Καταστάσεων (Ι) Το διάγραμμα καταστάσεων απαρτίζεται από: Κύκλους που προσδιορίζουν την παρούσα κατάσταση Α Βέλη που προσδιορίζουν τη μετάβαση από την παρούσα κατάσταση Α στην επόμενη κατάσταση Β Οι μεταβάσεις μπορεί να γίνονται χωρίς συνθήκη ή με συνθήκη στην είσοδο Όταν υπάρχει μετάβαση με συνθήκη στην είσοδο, οι τιμές μςτων εισόδων που ικανοποιούν τη συνθήκη ήη γράφονται δίπλα στο βέλος Παραδείγματα: 1. Όταν η επόμενη κατάσταση είναι ίδια με την παρούσα κατάσταση χωρίς συνθήκη εισόδου 2. Όταν η επόμενη κατάσταση είναι ίδια με την παρούσα κατάσταση με συνθήκη εισόδου (π.χ. ΕΝ=) 3. Όταν η επόμενη κατάσταση είναι διαφορετική από την παρούσα κατάσταση χωρίς συνθήκη εισόδου 4. Όταν η επόμενη κατάσταση είναι διαφορετική από την παρούσα κατάσταση με συνθήκη εισόδου (π.χ. ΕΝ=1) 1. 2. 3. 4. Α Α Α Β Α Β ΕΝ= ΕΝ=1

Διάγραμμα Καταστάσεων (ΙΙ) Το διάγραμμα καταστάσεων απαρτίζεται από: Πλαίσια εντός των οποίων γράφονται οι τιμές των σημάτων στην έξοδο, που εξαρτώνται αποκλειστικά από την παρούσα κατάσταση (έξοδοι τύπου Moore). Τα πλαίσια αυτά συνδέονται με τον κύκλο της αντίστοιχης παρούσας κατάστασης. Πλαίσια εντός των οποίων γράφονται οι τιμές των σημάτων στην έξοδο, που εξαρτώνται από την παρούσα κατάσταση και την αντίστοιχη συνθήκη εισόδου (έξοδοι τύπου Mealy). Τα πλαίσια αυτά συνδέονται με το αντίστοιχο βέλος, δίπλα στις τιμές των εισόδων που ικανοποιούν τη συνθήκη Παραδείγματα: 1. Η έξοδος Χ λαμβάνει την τιμή 1 στην παρούσα κατάσταση Α (έξοδος τύπου Moore) 2. Η έξοδος Υ λαμβάνει την τιμή 1 στην παρούσα κατάσταση Α, όταν η είσοδος ΕΝ είναι 1(ΕΝ=1) 1) (έξοδος τύπου Mealy) Χ=1 1. Α Β ΕΝ=1 Υ=1 2. Α Β ΕΝ=1

Διαδικασία Σχεδίασης Μηχανών Πεπερασμένων Καταστάσεων Προσδιορίζουμε τις εισόδους, τις εξόδους, και τις διακριτές καταστάσεις Δύο παρούσες καταστάσεις χαρακτηρίζονται σαν διακριτές μεταξύ τους, εάν : 1. Τουλάχιστον ένα από τα σήματα στην έξοδο, που εξαρτάται αποκλειστικά από την παρούσα κατάσταση, έχει διαφορετική τιμή (παράδειγμα 1), ή/και 2. Έχουν διαφορετική επόμενη κατάσταση που είναι ανεξάρτητη από τις εισόδους (παράδειγμα 2) Οι μη διακριτές καταστάσεις ενοποιούνται σε μία κατάσταση, ώστε να προκύψει ελαχιστοποίηση των καταστάσεων και κατά συνέπεια μείωση του κόστους 1. Χ=1 Α 2. Χ=1 Α Χ=1 C Β Χ Y Χ=

Διαδικασία Σχεδίασης Μηχανών Πεπερασμένων Καταστάσεων Προσδιορίζουμε τις μεταβάσεις ανάμεσα στις διακριτές καταστάσεις με τις αντίστοιχες συνθήκες εισόδου Προσδιορίζουμε τις τιμές των σημάτων στην έξοδο που εξαρτώνται αποκλειστικά από την παρούσα κατάσταση (έξοδοι τύπου Moore) Προσδιορίζουμε τις τιμές των σημάτων στην έξοδο που εξαρτώνται από την παρούσα κατάσταση και την αντίστοιχη συνθήκη εισόδου (έξοδοι τύπου Mealy) Σχεδιάζουμε το διάγραμμα καταστάσεων

2-Ψήφιος Σύγχρονος Δυαδικός Μετρητής με Είσοδο Enable EN και Έξοδο RCO Αρχικοποίηση στο Α με reset = 1 RCO = 1 σημαίνει ότι ο μετρητής έχει φθάσει στην κατάσταση όλα-1 και ενεργοποιεί μία επόμενη βαθμίδα, για ΕΝ=1 Για ΕΝ = απενεργοποιείται ενώ για ΕΝ = 1 πηγαίνει στην επόμενη κατάσταση To επιδρά ταυτόχρονα σε όλα τα Flip-Flop reset = 1 Διάγραμμα Καταστάσεων EN = EN = A EN = 1 RCO = RCO = EN = 1 EN = 1 RCO = 1 RCO = EN = 1 B C EN = EN = RCO = Ripple Carry Output

Διαδικασία Σχεδίασης Μηχανών Πεπερασμένων Καταστάσεων Κλασική σχεδίαση που βασίζεται στη Λογική Σχεδίαση Πίνακας Προσδιορισμού Λογικών Συναρτήσεων των Σημάτων στην Έξοδο Σήματα στην έξοδο, παρούσες καταστάσεις, συνθήκες στην είσοδο (μόνο για τύπου Mealy) Πίνακας Προσδιορισμού Λογικών Συναρτήσεων της Επόμενης Κατάστασης τα δύο πρώτα χρησιμοποιούνται για επαλήθευση του διαγράμματος καταστάσεων στα σύνθετα προβλήματα Επόμενες καταστάσεις, παρούσες καταστάσεις, συνθήκες στην είσοδο Επιλογή Κωδικοποίησης Καταστάσεων Πίνακας Εξόδου Τύπου Moore παρούσες καταστάσεις, σήματα στην έξοδο (πίνακας αλήθειας) Πίνακας Εξόδου Τύπου Mealy παρούσες καταστάσεις, συνθήκες στην είσοδο (οριζόντια), σήματα στην έξοδο παρούσες καταστάσεις, είσοδοι (κατακόρυφα), σήματα στην έξοδο (πίνακας αλήθειας) Απλοποίηση και Εξαγωγή Εξισώσεων Εξόδου

Επιλογή Κωδικοποίησης Καταστάσεων Στην πράξη συνήθως χρησιμοποιούνται: One-Hot (ένα-ενεργό) Για υλοποιήσεις σε FPGA και πλήθος καταστάσεων από 1 μέχρι μχρ3 Οδηγεί σε πιο απλές εξισώσεις μετάβασης και εξόδου Binary (δυαδική) Στους δυαδικούς δ μετρητές, όπου οι έξοδοι ταυτίζονται με τις καταστάσεις Gray ή Τροποποιημένος Gray Η πιο διαδεδομένη γιατί συνδυάζει το μικρότερο ρ δυνατό μέγεθος μγ του καταχωρητή καταστάσεων με αρχική τιμή στο όλα- και το ελάχιστο πλήθος των ψηφίων που αλλάζουν τιμή από κατάσταση σε κατάσταση (μόνο ένα ψηφίο στις περισσότερες περιπτώσεις) Κατάσταση One-Hot Binary Τροπ. Gray A 1 B 1 1 1 C 1 1 11 1 11 1 E 1 1 11 F 1 11 1 αντί 111

2-Ψήφιος Σύγχρονος Δυαδικός Μετρητής με Είσοδο Enable EN και Έξοδο RCO reset = 1 Διάγραμμα Καταστάσεων EN = EN = A EN = 1 RCO = RCO = EN = 1 EN = 1 RCO = 1 RCO = EN = 1 B C EN = EN = RCO = Ripple Carry Output Κωδικοποίηση Καταστάσεων Α =, Β = 1, C = 1, = 11 Πίνακας Εξόδου (Moore) παρούσα κατάσταση 1, RCO 1 1 11 1 Εξίσωση Εξόδου (Moore) RCO = 1 Η παρούσα κατάσταση είναι και έξοδος

Διαδικασία Σχεδίασης Μηχανών Πεπερασμένων Καταστάσεων Κλασική σχεδίαση που βασίζεται στη Λογική Σχεδίαση Πίνακας Καταστάσεων παρούσες καταστάσεις, συνθήκες στην είσοδο (οριζόντια), επόμενες καταστάσεις παρούσες καταστάσεις, είσοδοι (κατακόρυφα), επόμενες καταστάσεις (πίνακας αλήθειας) Απλοποίηση και Εξαγωγή Εξισώσεων Μετάβασης (για τη λογική επόμενης κατάστασης) η επόμενη κατάσταση σαν συνάρτηση της παρούσας κατάστασης και της εισόδου, όταν χρησιμοποιούνται Fli Flip-Flops Πίνακας Διεγέρσεων, όταν δεν χρησιμοποιείται το Flip-Flop παρούσες καταστάσεις, συνθήκες στην είσοδο (συνήθως οριζόντια), απαιτούμενες διεγέρσεις Απλοποίηση και Εξαγωγή Εξισώσεων Διέγερσης (για τη λογική επόμενης κατάστασης) η διέγερση των Flip-Flop (εκτός του Flip-Flop) σαν συνάρτηση της παρούσας κατάστασης και της εισόδου Χρησιμοποιούνται στην υλοποίηση των μετρητών με T F/F with E

2-Ψήφιος Σύγχρονος Δυαδικός Μετρητής με Είσοδο Enable EN και Έξοδο RCO reset = 1 Διάγραμμα Καταστάσεων EN = EN = A EN = 1 RCO = RCO = EN = 1 EN = 1 RCO = 1 RCO = EN = 1 B C Πίνακας Καταστάσεων παρούσα επόμενη κατάσταση κατάσταση 1, 1*,* * ΕΝ = ΕΝ = 1 1 1 1 1 1 1 11 11 11 EN = EN = RCO = Ripple Carry Output με συνθήκη στην είσοδο οριζόντια * (t+1)

2-Ψήφιος Σύγχρονος Δυαδικός Μετρητής με Είσοδο Enable EN και Έξοδο RCO Πίνακας Καταστάσεων παρούσα κατάσταση 1, επόμενη κατάσταση 1*,* * 1 ΕΝ 1 11 1 1 ΕΝ 1 11 1 ΕΝ 1 1 1 1 1 1 1 1 1 1 1 1 1 1 11 11 1 1 1 1 1 1 1 11 1 11 με είσοδο κατακόρυφα (πίνακας αλήθειας) 1* * Εξισώσεις Μετάβασης 1* = ΕΝ'1 + 1 ' + EN 1' * = ΕΝ' + EN '

EN 2-Ψήφιος Σύγχρονος Δυαδικός Μετρητής με Είσοδο Enable EN και Έξοδο RCO ' reset CLR ' Για υλοποίηση με Flip-Flop ισχύει: *= *= = ΕΝ' + EN ' 1 1 CLR 1 1' 1' 1 ' 1 RC 1* = 1 = ΕΝ'1 + 1 ' + EN 1' RCO = 1

2-Ψήφιος Σύγχρονος Δυαδικός Μετρητής με Είσοδο Enable EN και Έξοδο RCO Απλοποίηση των εξισώσεων μετάβασης με τη χρήση του των τελεστών XOR/XNOR. Υλοποίηση ημε Flip-Flop p και πύλες XOR. * = ΕΝ' + EN ' = EN 1* = ΕΝ'1 + 1 ' + EN 1' = (EN' + ') 1 + EN 1' = (EN )'1 + (EN ) 1' = (EN ) 1 RCO = 1

2-Ψήφιος Σύγχρονος Δυαδικός Μετρητής με Είσοδο Enable EN και Έξοδο RCO E = EN E1 = EN * = EN EN Ε T F/F w E 1* = (EN ) 1 Ε1 1 1 RCO = 1 T F/F w E Η υλοποίηση των σύγχρονων μετρητών με Τ Flip-Flops with E είναι πιο συμφέρουσα, γιατί οι προκύπτουσες εξισώσεις διέγερσης (π.χ. Ε, Ε1) είναι πολύ πιο απλοποιημένες από τις αντίστοιχες εξισώσεις μετάβασης 1 Το Reset παραλείπεται RC

Σύνοψη Διαδικασίας Σχεδίασης Μηχανών Πεπερασμένων Καταστάσεων με F/Fs Δημιουργία Διαγράμματος Καταστάσεων Επιλογή Κωδικοποίησης Καταστάσεων Δημιουργία Πίνακα Εξόδου Απλοποίηση και Εξαγωγή Εξισώσεων Εξόδου Δημιουργία Πίνακα Καταστάσεων Απλοποίηση και Εξαγωγή Εξισώσεων Μετάβασης Σχεδίαση Κυκλώματος

Σχεδίαση Ανιχνευτή Ακολουθίας Ψηφίων Ο ανιχνευτής ακολουθίας ψηφίων εντοπίζει μία ακολουθία τριών συγκεκριμένων διαδοχικών ψηφίων (έστω 111), που μεταδίδονται στη σειριακή είσοδό του Χ, και παράγει στη σειριακή έξοδο του Υ την τιμή 1 κάθε φορά που λαμβάνονται διαδοχικά τα τρία αυτά ψηφία Η σειριακή μετάδοση γίνεται με τη χρήση μίας μόνο γραμμής σειριακών δδ δεδομένων (serial data line), όπου τα ψηφιά μίας λέξης δεδομένων δ μεταδίδονται στη σειρά το ένα μετά το άλλο Ένα σήμα ρολογιού () καθορίζει τον ρυθμό μεταφοράς ψηφίων έτσι, ώστε να μεταδίδεται ένα ψηφίο ανά κύκλο ρολογιού Για να σχεδιάσουμε τον ανιχνευτή ως μηχανή πεπερασμένων καταστάσεων λαμβάνουμε μ υπόψη τις ακόλουθες 4 καταστάσεις: S αρχική κατάσταση, δεν έχει ανιχνευτεί κανένα ψηφίο της ακολουθίας, Υ= S1 έχει ανιχνευτεί το πρώτο στοιχείο της ακολουθίας, Υ= S2 έχει ανιχνευτεί το δεύτερο στοιχείο της ακολουθίας, Υ= S3 έχει ανιχνευτεί και το τρίτο στοιχείο της ακολουθίας, Υ=1 1111111111 ΑΑΨ 111

Σχεδίαση Ανιχνευτή Ακολουθίας Ψηφίων Διάγραμμα Καταστάσεων Χ= Χ= Χ= Χ= Χ=1 reset = 1 S Χ=1 S1 Χ=1 Χ=1 S2 S3 Υ= Υ= Υ= Υ=1 Επιλογή Κωδικοποίησης Καταστάσεων S= αρχική κατάσταση, δεν έχει ανιχνευτεί κανένα ψηφίο της ακολουθίας, Υ= S1=1 έχει ανιχνευτεί το πρώτο στοιχείο της ακολουθίας, Υ= S2=1 έχει ανιχνευτεί το δεύτερο στοιχείο της ακολουθίας, Υ= S3=11 έχει ανιχνευτεί και το τρίτο στοιχείο της ακολουθίας, Υ=1

Σχεδίαση Ανιχνευτή Ακολουθίας Ψηφίων Χ= Διάγραμμα Καταστάσεων Χ= Χ=1 Χ= Χ= Χ=1 Χ=1 S reset = 1 S1 S2 S3 Χ=1 Υ= Υ= Υ= Υ=1 Πίνακας Εξόδου (Moore) παρούσα κατάσταση 1, Υ 1 1 11 1 Εξίσωση Εξόδου (Moore) Υ= 1

Σχεδίαση Ανιχνευτή Ακολουθίας Ψηφίων Χ= reset = 1 Διάγραμμα Καταστάσεων Χ= παρούσα κατάσταση 1, Χ= Χ= Χ=1 Χ=1 Χ=1 Χ=1 Χ Πίνακας Καταστάσεων παρούσα κατάσταση 1, επόμενη κατάσταση 1*,* S S1 S2 S3 1 Υ= Υ= Υ= Υ=1 1 Πίνακας Καταστάσεων 11 ρ επόμενη 1 1 κατάσταση 1 1 1 1*,* 1 1 11 Χ= Χ=1 1 11 11 1 1 1 1 11 11 11

Σχεδίαση Ανιχνευτή Ακολουθίας Ψηφίων Πίνακας Καταστάσεων παρούσα κατάσταση 1, επόμενη κατάσταση 1*,* 1 Χ 1 11 1 1 Χ 1 11 1 Χ 1 1 1 1 1 1 1 1 1 1 11 1 1 1 1 1 1 1 11 1 11 11 1* * Εξισώσεις Μετάβασης 1* = Χ 1 + Χ * = Χ 1+ Χ'

Σχεδίαση Ανιχνευτή Ακολουθίας Ψηφίων Εξισώσεις Μετάβασης 1* = Χ 1 + Χ Εξίσωση Εξόδου (Moore) Υ= 1 * = Χ 1+ Χ' Λογική Εξόδου reset Y Το σήμα reset αρχικοποιεί τον καταχωρητή καταστάσεων στο με χρήση της ασύγχρονης εισόδου CLR 1 CLR CLR 1 Λογική Επόμενης Κατάστασης 1* * X

Άσκηση 1.4 Να σχεδιάσετε τον ανιχνευτή ακολουθίας ψηφίων που εντοπίζει την ακολουθία των τριών συγκεκριμένων διαδοχικών ψηφίων 11, που μεταδίδονται στη σειριακή είσοδό του Χ, και παράγει στη σειριακή έξοδο του Υ την τιμή 1 κάθε φορά που λαμβάνονται διαδοχικά τα τρία αυτά ψηφία

Σύγχρονη Διαδικασία Σχεδίασης Μηχανών Πεπερασμένων Καταστάσεων με F/F F/Fs Σύγχρονη διαδικασία σχεδίασης που βασίζεται στις γλώσσες περιγραφής υλικού (όπως η VHL) Το διάγραμμα καταστάσεων περιγράφεται κατάλληλα σε μία γλώσσα περιγραφής υλικού Βλέπε Ενότητα 5 Το εργαλείο της σύνθεσης αναλαμβάνει τα υπόλοιπα...

Μετρητές (Counters) Μετρητής ονομάζεται κάθε ακολουθιακό κύκλωμα με τα ακόλουθα χαρακτηριστικά : το διάγραμμα καταστάσεών του είναι ένας κύκλος με m διατεταγμένες καταστάσεις S, S 1,.., S m-1 αλλάζει κατάσταση από S i σε S (i+1)modm σε κάθε θετική (αρνητική) ακμή του ρολογιού και ονομάζεται μετρητής υπολοίπου διαίρεσης ως προς m (modulo-m counter, ή divide-by-m counter) δεν έχει συνήθως άλλες εισόδους εκτός από το σήμα ρολογιού, χωρίς να αποκλείεται η ύπαρξη εισόδου ενεργοποίησης (enable) οι καταστάσεις χρησιμοποιούνται συνήθως και σαν έξοδοι, χωρίς να αποκλείεται και η ύπαρξη ξεχωριστών εξόδων, όταν χρησιμοποιούνται σαν κυκλώματα ελέγχου Οι μετρητές χρησιμοποιούνται σαν μετρητές γεγονότων, σαν μετρητές χρονικών περιόδων και σαν κυκλώματα ελέγχου (π.χ., διαιρέτες συχνότητας, γεννήτριες παραγωγής ακολουθιών χρονισμού)

Μετρητές (Counters) Πίνακας Καταστάσεων παρούσα κατάσταση επόμενη κατάσταση Διάγραμμα Καταστάσεων S 1 S S 1 S 1 S 2 S m-1 S modulo-m S m-1.. divide-by-m S S 2 Οι μετρητές αλλάζουν κατάσταση τη μία μετά την άλλη στη σειρά σε κάθε θετική (ή αρνητική) ακμή του (από σε 1 ή από 1 σε ). Συνήθως, δεν υπάρχουν άλλοι είσοδοι εκτός του σήματος.

Μετρητές (Counters) Υπάρχουν δύο κύριες κατηγορίες μετρητών : Οι μετρητές κυμάτωσης (ripple counters) που έχουν σαν δομικά στοιχεία τα Toggle (T) Flip-flops και χρησιμοποιούν τις εξόδους των Τ Flip-Flops για τη δημιουργία του σήματος (για όλα τα Τ Flip-Flops, εκτός του πρώτου που συνδέεται κανονικά με το σήμα ) Οι σύγχρονοι μετρητές (sychronous counters) που έχουν σαν δομικά στοιχεία τα Toggle Flip-flops with Enable και συνδέονται όλα τα Flip-Flops στο ίδιο σήμα Στην πράξη, όταν σχεδιάζουμε VLSI κυκλώματα (ASICs, FPGAs) χρησιμοποιούμε συνήθως σύγχρονους μετρητές. Γενικά, στις σχεδιάσεις ακολουθιακών κυκλωμάτων προσπαθούμε να συνδέουμε την είσοδο απευθείας στο σήμα του ρολογιού

Δυαδικός Μετρητής (Binary Counter) Ο δυαδικός μετρητής n δυαδικών ψηφίων : Έχει το πολύ m = 2 n διατεταγμένες καταστάσεις Η πιο συνηθισμένη ακολουθία καταστάσεων είναι:, 1, 2,, 2 n -1,, 1, 2, (up counter modulo 2 n ) Κάθε κατάσταση είναι κωδικοποιημένη στον αντίστοιχο δυαδικό αριθμό Υλοποιείται με n flip-flop σαν μετρητής κυμάτωσης ή σαν σύγχρονος μετρητής Αρχικοποιείται συνήθως στο με το σήμα Reset

3-Ψήφιος Δυαδικός Μετρητής Κυμάτωσης Πίνακας Καταστάσεων παρούσα επόμενη κατάσταση κατάσταση Δυαδικός Μετρητής modulo 8 (divide by 8) 1 1 1 1 11 Αλλαγή κατάστασης σημαίνει ότι 11 1 ένα ή περισσότερα Toggle Flip-Flops 1 11 αλλάζουν στη συμπληρωματική 11 11 κατάσταση (από σε 1 ή από 1 σε ) 11 111 111

3-Ψήφιος Δυαδικός Μετρητής Κυμάτωσης T 1 1 1 1 T 1 1 1 1 1 1 T 2 To επιδρά μόνο στο πρώτο T Flip-Flop. Flop. Τα επόμενα T Flip-Flops αλλάζουν στη συμπληρωματική κατάσταση, μόνο όταν το αμέσως προηγούμενό τους αλλάζει κατάσταση από 1 σε 2 1 1 1 1 Διαιρέτης συχνότητας δια 2 (), 4 (1) και 8 (2) Αρχικοποίηση στο όλα- Μη συστηματική υλοποίηση με μικρό κόστος αλλά με μεγάλη καθυστέρηση διάδοσης (από 111 σε σε 3 t T )

3-Ψήφιος Σύγχρονος Δυαδικός Μετρητής Πίνακας Καταστάσεων παρούσα επόμενη κατάσταση κατάσταση 1 1 1 1 11 11 1 1 11 11 11 11 111 111 Δυαδικός Μετρητής modulo 8 (divide by 8) Αλλαγή κατάστασης σημαίνει ότι ένα ή περισσότερα Toggle Flip-Flops with Enable αλλάζουν στη συμπληρωματική κατάσταση (από σε 1 ή από 1 σε ) μόνο σε εκείνες τις ανερχόμενες ακμές του T= ( σε 1), όπου Ε=1

Ε Positive Edge-Triggered T Flip-Flop with E Ε T J K E T ρολόϊ enable =T E TOGGLE HOL x 1 x Χαρακτηριστικός Πίνακας T Flip-Flop with E Ερμηνεία του Χαρακτηριστικού Πίνακα έξοδοι (t+1) (t+1) (t) (t) (t) (t) (t) (t) (t) (t) Όταν = και Ε=1, η κατάσταση αντιστρέφεται ((t+1)=(t) ) ) ) Όταν = και Ε=, η κατάσταση δεν αλλάζει ((t+1)=(t)) Όταν = ή =1, η κατάσταση δεν αλλάζει ((t+1)=(t)) Χαρ/κή Εξίσωση T Flip-Flop with E (t+1) = E (t)+e (t) To Positive Edge -Triggered T Flip-Flop with Εnable αλλάζει κατάσταση μόνο σε εκείνες τις ανερχόμενες ακμές του ( σε 1) που Ε=1

Positive Edge-Triggered T F/F with Enable Πίνακας Διέγερσης T Flip-Flop with Enable (Excitation Table) παρούσα κατάσταση 1 1 επόμενη κατάσταση 1 1 enable E 1 1 Χαρακτηριστική Εξίσωση T Flip-Flop with Enable (t+1) = E (t)+e (t) (t) Ο πίνακας διέγερσης μας δείχνει, για όλες τις παρούσες καταστάσεις, ποια είναι η τιμή στην είσοδο ενεργοποίησης Ε του Τ Flip-Flop Flop with Enable για να μεταβούμε σε μία συγκεκριμένη επόμενη κατάσταση.

Γενική Μέθοδος Σχεδίασης Σύγχρονου Μετρητή με Τ F/F with Enable Δημιουργία Πίνακα Καταστάσεων Πίνακας Διέγερσης T Flip-flop with E Δημιουργία Πίνακα Διέγερσης Απλοποίηση και Εξαγωγή Εξισώσεων Διέγερσης Σχεδίαση Κυκλώματος

3-Ψήφιος Σύγχρονος Δυαδικός Μετρητής Πίνακας Καταστάσεων παρούσα επόμενη κατάσταση κατάσταση 2,1, 2*,1*,* Πίνακας Διέγερσης Είσοδοι enable Ε2 Ε1 Ε 1 1 1 1 1 1 1 11 1 11 1 1 1 1 1 11 1 11 11 1 1 11 111 1 111 1 1 1 Υλοποίηση με τρία T Flip-Flops with Enable

3-Ψήφιος Σύγχρονος Δυαδικός Μετρητής 2 2 2 1 1 11 1 1 1 1 1 1 1 1 1 1 1 1 11 1 Εξισώσεις Διέγερσης (Excitation Equations) E = 1 1 1 E1 = 1 1 1 1 1 11 1 1 1 1 E2 = 1 Οι εξισώσεις διέγερσης εκφράζουν τις εισόδους ενεργοποίησης (enable) των T Flip-Flops with E σαν συναρτήσεις της παρούσας κατάστασης

3-Ψήφιος Σύγχρονος Δυαδικός Μετρητής 1 E T Αρχικοποίηση στο όλα- E1 T E2 T 1 2 To επιδρά ταυτόχρονα σε όλα τα T Flip-Flop with E. Συστηματική υλοποίηση με μεγαλύτερο κόστος και μικρή καθυστέρηση διάδοσης (1 t T )

3-Ψήφιος Σύγχρονος Δυαδικός Μετρητής Με Είσοδο Ενεργοποίησης Enable (EN) Πίνακας Καταστάσεων Πίνακας Διέγερσης Είσοδος ΕΝ παρούσα κατάσταση 2,1,1 επόμενη κατάσταση 2*,1*,* 1* * Είσοδοι enable Ε2 Ε1 Ε q q 1 1 1 1 1 1 1 1 1 1 11 1 1 11 1 1 1 1 1 1 11 1 1 11 11 1 1 1 11 111 1 1 111 1 1 1 q[,111] Υλοποίηση με τρία T Flip-Flops with Enable

3-Ψήφιος Σύγχρονος Δυαδικός Μετρητής Με Είσοδο Ενεργοποίησης Enable (EN) 1 EN 2 1 11 1 1 EN 2 1 11 1 1 EN 2 1 11 1 1 1 1 1 1 1 11 1 1 11 1 1 1 1 1 1 1 1 1 11 1 1 1 Εξισώσεις Διέγερσης (Excitation Equations) E = EN E1 = EN E2 = EN 1 Οι εξισώσεις διέγερσης εκφράζουν τις εισόδους ενεργοποίησης (enable) Οι εξισώσεις διέγερσης εκφράζουν τις εισόδους ενεργοποίησης (enable) των T Flip-Flops with E σαν συναρτήσεις της παρούσας κατάστασης και του σήματος enable ΕΝ.

3-Ψήφιος Σύγχρονος Δυαδικός Μετρητής Με Είσοδο Ενεργοποίησης Enable (EN) E T E1 T 1 Αρχικοποίηση στο όλα- Για ΕΝ = απενεργοποιείται ο μετρητής και δεν αλλάζει κατάσταση. To επιδρά ταυτόχρονα σε όλα τα T Flip-Flop with E. ΕΝ E2 T 2 Συστηματική υλοποίηση με μεγαλύτερο κόστος και μικρή καθυστέρηση διάδοσης (1 t T ) Παράλληλη Ενεργοποίηση με το σήμα enable (ΕΝ)

ΕΝ 3-Ψήφιος Σύγχρονος Δυαδικός Μετρητής Με Είσοδο Ενεργοποίησης Enable (EN) E T E1 T E2 T 1 2 Αρχικοποίηση στο όλα- Για ΕΝ = απενεργοποιείται ο μετρητής και δεν αλλάζει κατάσταση. To επιδρά ταυτόχρονα σε όλα τα T Flip-Flop p with E. Σειριακή Ενεργοποίηση με το σήμα enable (ΕΝ) Προσοχή στην καθυστέρηση διάδοσης μέσα από τις πύλες AN

ΕΝ 3-Ψήφιος Σύγχρονος Δυαδικός Μετρητής με Είσοδο EN και Έξοδο RCO Αρχικοποίηση στο όλα- E RCO = 1 σημαίνει ότι T ο μετρητής έχει φθάσει στην κατάσταση όλα-1 και ενεργοποιεί μία επόμενη E1 1 βαθμίδα,,για ΕΝ=1 T Για ΕΝ = απενεργοποιείται ομετρητής. E2 2 To επιδρά ταυτόχρονα T σε όλα τα T Flip-Flop with E. RCO RCO : Ripple Carry Output Σειριακή Ενεργοποίηση με το σήμα ΕΝ: Προσοχή στην καθυστέρηση διάδοσης μέσα από τις πύλες AN

3-Ψήφιος Σύγχρονος Δυαδικός Μετρητής με Ασύγχρονο Μηδενισμό όaclr ΕΝ E T CLR ACLR Για να επιτευχθεί η αρχικοποίηση στο όλα- με ACLR = 1 θέτουμε το μετρητή ασύγχρονα στην κατάσταση όλα- E1 T E2 T CLR CLR 1 2 Για ΕΝ = απενεργοποιείται ο μετρητής. To επιδρά ταυτόχρονα σε όλα τα T Flip-Flop Flop with E. Σειριακή Ενεργοποίηση με το σήμα ΕΝ: Προσοχή στην καθυστέρηση διάδοσης μέσα από τις πύλες AN

3-Ψήφιος Σύγχρονος Δυαδικός Μετρητής με Δυνατότητα Καθόδου (own Counter) Πίνακας Καταστάσεων παρούσα κατάσταση 2,1, επόμενη κατάσταση 2*,1*,* 111 11 11 11 11 1 1 11 11 1 1 1 1 111 Πίνακας Διέγερσης enable Ε2 Ε1 Ε 1 1 1 1 1 1 1 1 1 1 1 1 1 1

3-Ψήφιος Σύγχρονος Δυαδικός Μετρητής με Δυνατότητα Καθόδου (own Counter) 2 2 2 1 1 11 1 1 1 1 1 1 1 1 1 1 1 1 11 1 1 1 1 1 1 1 1 11 1 1 1 1 Εξισώσεις Διέγερσης E = 1 E1 = E2 = 1

3-Ψήφιος Σύγχρονος Δυαδικός Μετρητής με Δυνατότητα Καθόδου (own Counter) 1 E T Αρχικοποίηση στο όλα-1 E1 T 1 To επιδρά ταυτόχρονα σε όλα τα T Flip-Flop Flop with E. E2 T 2

3-Ψήφιος Σύγχρονος Δυαδικός Μετρητής με Δυνατότητα Ανόδου και Καθόδου (Up-own Counter) Μετρητής Ανόδου Μετρητής Καθόδου 1 1 E E T T E1 1 E1 1 T T E2 2 E2 2 T T Άνοδος : Αρχικοποίηση στο όλα- Κάθοδος : Αρχικοποίηση στο όλα-1

3-Ψήφιος Σύγχρονος Δυαδικός Μετρητής με Δυνατότητα Ανόδου και Καθόδου (Up-own Counter) 1 E T E1 UP/N 1 1 T MUX MUX 1 Αρχικοποίηση στο όλα- ήστοόλα όλα-1 ανάλογα με την εφαρμογή E2 T 2

Άσκηση 1.5 Να σχεδιάσετε ένα σύγχρονο δυαδικό μετρητή των περιττών τιμών 1, 3, 5, 7, 9, 11, 13, 15, 1, χρησιμοποιώντας 4 positive edge-triggered T Flip-Flops Flops with Enable, As_Preset και As_Clear και υποθέτοντας ότι μπορεί να αρχικοποιείται ασύγχρονα στην τιμή 1 με την ενεργοποίηση του εξωτερικού σήματος RESET

Άσκηση 1.6 Να σχεδιάσετε ένα σύγχρονο μετρητή στον κώδικα Excess-3 με ακολουθία καταστάσεων 3, 4,, 11, 12, 3, 4,... χρησιμοποιώντας 4 positive edge-triggered T Flip-Flops Flops with Enable, Preset και Clear και υποθέτοντας ότι μπορεί να αρχικοποιείται ασύγχρονα στην τιμή 3 με την ενεργοποίηση του εξωτερικού σήματος RESET

A B μετρητής mod 4 Μετρητής - Αποκωδικοποιητής αποκωδικοποιητής 2σε4 X X1 ΑΒ 1 1 11 X2 X 1 1 X3 11 Χρησιμοποιείται για τη διαδοχική ενεργοποίηση μίας ομάδας από ομοειδείς ςμονάδες, οι οποίες ενεργοποιούνται η μία μετά την άλλη ανάλογα με την τιμή του μετρητή X1 1 X2 1 X3 1 Οι έξοδοι του αποκωδικοποιητή ίσως εμφανίσουν παλμουδάκια (glitches) αμέσως μετά την ανερχόμενη ακμή και όταν δύο ή περισσότερες έξοδοι του μετρητή αλλάζουν κατάσταση, λόγω διαφορετικών καθυστερήσεων. Το πρόβλημα λύνεται με χρήση καταχωρητή στις εξόδους του αποκωδικοποιητή.

Δακτυλιοειδής Μετρητής (Ring Counter) SEROUT X3 X2 X1 1 X SERIN καταχωρητής αριστερής ολίσθησης X 1 1 X1 1 X2 1 Ο καταχωρητής αριστερής ολίσθησης αρχικοποιείται στην κατάσταση..1 και η σειριακή έξοδος (έξοδος του MSB) συνδέεται με τη σειριακή είσοδο X3 1 Ο μετρητής δακτυλίου έχει το μειονέκτημα ότι εάν βρεθεί σε μία μη κανονική κατάσταση (εκτός του κώδικα 1-από-Ν) δεν επανέρχεται σε κανονική κατάσταση χωρίς αρχικοποίηση.

SERIN Μετρητής Johnson X X1 X2 X3 SEROUT X 1 1 1 1 X1 1 1 1 1 X2 1 1 1 1 καταχωρητής αριστερής ολίσθησης X3 1 1 1 1 Ο καταχωρητής αριστερής ολίσθησης αρχικοποιείται στην κατάσταση.. και η σειριακή έξοδος (έξοδος του MSB) αντιστρέφεται και συνδέεται με τη σειριακή είσοδο Ο μετρητής Johnson έχει το μειονέκτημα ότι εάν βρεθεί σε μία μη κανονική κατάσταση δεν επανέρχεται σε κανονική κατάσταση χωρίς αρχικοποίηση

Σχεδίαση Ψηφιακού Συστήματος στο Επίπεδο Μεταφοράς Καταχωρητή RTL* *Register Transfer Level Σχεδιάζεται σαν σύγχρονο ακολουθιακό κύκλωμα με ρολόι, όπου χρησιμοποιούνται Παράλληλοι καταχωρητές (REG), και Συνδυαστική λογική (CL) ανάμεσα στους καταχωρητές CL Προσοχή: Ο ίδιος καταχωρητής REG CL χρησιμοποιείται σαν είσοδος και σαν έξοδος της συνδυαστικής λογικής REG CL REG CL REG

Μεθοδολογία Χρονισμού Όλοι οι καταχωρητές του σύγχρονου ακολουθιακού συστήματος συγχρονίζονται στην ίδια ακμή του ρολογιού Υπολογισμός περιόδου του σήματος ρολογιού (cycle time) cycle time = Max-to- + MaxP + Set-up-time + Skew-time > Τ w Min-to- + MinP > Hold-time + Skew-time (ΠΡΟΣΟΧΗ! Όταν MinP = ) R Συνδυαστική Λογική MaxP = Μέγιστη καθυστέρηση διάδοσης MinP = Ελάχιστη καθυστέρηση ηδιάδοσης R -to- (Max/Min): η καθυστέρηση διάδοσης από το μέχρι την έξοδο του καταχωρητή Set-up-time : ο χρόνος που πρέπει να είναι σταθερή η είσοδος πριν την ακμή του ρολογιού Hold-time : ο χρόνος που πρέπει να παραμείνει σταθερή η είσοδος μετά την ακμή του ρολογιού Skew-time : η χρονική διαφορά άφιξης της ακμής του ρολογιού στα F-F των καταχωρητών T w : το ελάχιστο πλάτος παλμού (min pulse width)

Μεταστάθεια (Metastability) Μεταστάθεια εμφανίζεται όταν οι έξοδοι του S-R latch ισορροπήσουν σε μία ενδιάμεση κατάσταση (μεταξύ και 1) που ονομάζεται μετασταθής κατάσταση ο χρόνος που το S-R latch παραμένει στη μετασταθή κατάσταση, πριν μεταφερθεί σε μία σταθερή κατάσταση ή 1 λόγω θορύβου, είναι απροσδιόριστος Μηχανικό ανάλογο μεταστάθειας: ισορροπία σφαίρας που πετάμε από ψηλά μετασταθής κατάσταση 1 σταθερές καταστάσεις

Η Μεταστάθεια στο Αμφισταθερό Κύκλωμα Το αμφισταθερό (bistable) κύκλωμα έχει 2 σταθερές καταστάσεις, αλλά και μία μετασταθή κατάσταση Το πιο απλό αμφισταθερό κύκλωμα δημιουργείται με δύο αντιστροφείς Η έξοδος του ενός είναι η είσοδος του άλλου Δεν έχει εισόδους και όταν τροφοδοτηθεί το κύκλωμα τυχαία πηγαίνει στη μία από τις δύο σταθερές καταστάσεις και παραμένει σε αυτή για πάντα. Εάν βρεθεί στη μετασταθή κατάσταση, παραμένει σε αυτή για άγνωστο χρονικό διάστημα (που ονομάζεται χρόνος καταστάλαξης μεταστάθειας)

Ασύγχρονοι Είσοδοι σε Σύγχρονα Ψηφιακά Συστήματα Τα ψηφιακά συστήματα πρέπει να αντιμετωπίζουν ασύγχρονα σήματα εισόδου Σήματα που δεν είναι συγχρονισμένα με το σήμα του ρολογιού τους Οι ασύγχρονες είσοδοι είναι συνήθως αιτήσεις για κάποια υπηρεσία και εμφανίζονται συχνά στην πράξη Διακοπές στους υπολογιστές Αιτήσεις προσπέλασης μίας κοινόχρηστης μνήμης Όταν η ασύγχρονη είσοδος παραβιάζει τους χρόνους set-up και hold ενός Flip-Flop μπορεί να οδηγηθεί σε μία τρίτη κατάσταση μεταξύ του και του 1, τη μετασταθή κατάσταση Το Flip-Flop παραμένει στη μετασταθή κατάσταση για απροσδιόριστο δό χρονικό διάστημα και παράγει ένα μετασταθές σήμα Άλλες πύλες ή Flip-Flops p που λαμβάνουν αυτό το μετασταθές σήμα μπορεί να το ερμηνεύσουν άλλες ως και άλλες ως 1 Το πρόβλημα αντιμετωπίζεται με τη σχεδίαση ενός συγχρονιστή

Σχεδίαση Απλού Συγχρονιστή ασύγχρονη είσοδος Συγχρονιστής σύγχρονη είσοδος ASYNCIN ρολόι συστήματος SYNCIN Σύγχρονο Ψηφιακό Σύστημα Ο συγχρονιστής παράγει το συγχρονισμένο αντίγραφο SYNCIN της ασύγχρονης εισόδου ASYNCIN, όταν ισχύει η σχέση: cycle time > Τ r + Set-up-time + Skew-time T r = χρόνος καταστάλαξης μεταστάθειας T r χρόνος καταστάλαξης μεταστάθειας (metastability resolution time)