HY422 Ειςαγωγό ςτα Συςτόματα VLSI Διδϊςκων: Χ. Σωτηρύου, Βοηθόσ: Π. Ματθαιϊκησ http://www.csd.uoc.gr/~hy422 1 Μανταλωτζσ κετικισ, αρνθτικισ πολικότθτασ χεδίαςθ με Μανταλωτζσ Κακυςτζρθςθ FF τφπου HLFF (AM K6-K7) 2 1
Μανταλωτζσ κετικισ, αρνθτικισ πολικότθτασ χεδίαςθ με Μανταλωτζσ Κακυςτζρθςθ FF τφπου HLFF (AM K6-K7) 3 Ακολουθιακό Λογικό - ΜΠΚ Inputs Current State COMBINATIONAL LOGIC Registers Outputs Next state Βαςικοί Μθχανιςμοί Αποκικευςθσ (καταχωρθτισ = μνιμθ) Θετικι ανάδραςθ (τατικι Μνιμθ) Αποκικευςθ φορτίου (Δυναμικι Μνιμθ) 4 2
Μανταλωτζσ κετικισ, αρνθτικισ πολικότθτασ χεδίαςθ με Μανταλωτζσ Κακυςτζρθςθ FF τφπου HLFF (AM K6-K7) 5 Μανταλωτϋσ (Latch) και Καταχωρητϋσ (Flip-Flop) Μανηαλωηής (Latch) αποθηκεύει δεδομένα όηαν ηο Clk (ή G) είναι ενεργό (1) Καηατωρηηής (Register) αποθηκεύει δεδομένα ζηην ακμή ηοσ Clk Clk Clk Clk Clk 6 3
Μανταλωτϋσ Θετικόσ/Αρνητικόσ Πολικότητασ (φϊςησ ρολογιού) 7 Σχεδύαςη με Μανταλωτϋσ N ανοικτό όταν = 1 P ανοικτό όταν = 0 P Latch Logic N Latch Logic Λογικι μεταξφ και των δυο ειδϊν μανταλωτι 8 4
Μανταλωτζσ κετικισ, αρνθτικισ πολικότθτασ χεδίαςθ με Μανταλωτζσ Κακυςτζρθςθ FF τφπου HLFF (AM K6-K7) 9 Χρονιςμού Καταχωρητών t su t hold t Register ATA STABLE t t c 2 q ATA STABLE t t su setup time χρόνοσ πρόκεςθσ t hold hold time χρόνοσ διατιρθςθσ t c2q clock to q delay (χείριςτθ κακυςτζρθςθ) 10 5
Μανταλωτόσ - Χρονιςμόσ Όταν το G ςτο latch κάνει μετάβαςθ 10, το κετικό latch κλείνει Αν το αλλάηει κατά τθν διάρκεια του κλειςίματοσ, δθλ. ςε χρόνο μικρότερο από τθν ςχετικι εςωτερικι κακυςτζρθςθ, τότε το latch δεν κα αποκθκεφςει τθν ςωςτι κατάςταςθ Η τελικι κατάςταςθ που κα αποκθκευτεί κα εξαρτάται από τον κόρυβο και δρομιςεισ ςτο κφκλωμα Περιοριςμοί Setup (Πρόκεςθσ) και Hold (Διατιρθςθσ) Latch G (Clock) Setup Hold (ata) 11 Καταχωρητόσ - Χρονιςμόσ Όταν το κάνει μετάβαςθ 01, το FF ανοιγοκλείνει (αποτελείται από 2 εςωτερικοφσ μανταλωτζσ) Αν το αλλάηει κατά τθν διάρκεια του κλειςίματοσ, δθλ. ςε χρόνο μικρότερο από τθν κακυςτζρθςθ του 1 ου, τότε ο 2 οσ μανταλωτισ δεν κα αποκθκεφςει τθν ςωςτι κατάςταςθ Η τελικι κατάςταςθ που κα αποκθκευτεί κα εξαρτάται από τον κόρυβο και δρομιςεισ ςτο κφκλωμα Περιοριςμοί Setup (Πρόκεςθσ) και Hold (Διατιρθςθσ) FF (Clock) Setup Hold (ata) 12 6
Μανταλωτζσ κετικισ, αρνθτικισ πολικότθτασ χεδίαςθ με Μανταλωτζσ Κακυςτζρθςθ FF τφπου HLFF (AM K6-K7) 13 Χαρακτηριςμόσ Καθυςτϋρηςησ t 2 Clk Clk t C 2 Καταχωρητής t C 2 Μανταλωτής τουσ μανταλωτζσ υπάρχει και κακυςτζρθςθ t d2q μικρότερθ του t c2q Περίπτωςθ που ο μανταλωτισ είναι ανοικτόσ και φτάνουν δεδομζνα 14 7
Μανταλωτζσ κετικισ, αρνθτικισ πολικότθτασ χεδίαςθ με Μανταλωτζσ Κακυςτζρθςθ FF τφπου HLFF (AM K6-K7) 15 Πϊνω όριο ςτην Συχνότητα FF s LOGIC t p,comb Επίσης: t cdreg + t cdlogic > t hold t cd : contamination delay = ελάχιστη καθυστέρηση t clk- + t p,comb + t setup = T 16 8
Μανταλωτζσ κετικισ, αρνθτικισ πολικότθτασ χεδίαςθ με Μανταλωτζσ Κακυςτζρθςθ FF τφπου HLFF (AM K6-K7) 17 Θετικό Ανϊδραςη Διςταθϋσ (Bistable) V o1 V i2 V i1 V o2 A V i2 = V o1 C B V i1 = V o2 τατικζσ Μνιμεσ χρθςιμοποιοφν Διςτακι Κυκλϊματα Διατιρθςθ κατάςταςθσ εφόςον το g μζνει πάνω από το 1 18 9
Μανταλωτζσ κετικισ, αρνθτικισ πολικότθτασ χεδίαςθ με Μανταλωτζσ Κακυςτζρθςθ FF τφπου HLFF (AM K6-K7) 19 Εγγραφό ςε Μανταλωτό Προςεγγύςεισ Σο ρολόι χρθςιμοποιείται για διαχωριςμό τθσ κατάςταςθσ Ανοικτόσ ι κλειςτόσ Σύπου Πολυπλέκτη Επιβολή της νέας κατάστασης (και μόνο NMOS) 20 10
Μανταλωτζσ κετικισ, αρνθτικισ πολικότθτασ χεδίαςθ με Μανταλωτζσ Κακυςτζρθςθ FF τφπου HLFF (AM K6-K7) 21 Μανταλωτόσ μϋςω Πολύπλεξησ Αρνητικός Μανταλωτής (ανοικτό όταν = 0) Θετικός Μανταλωτής (ανοικτός όταν = 1) 1 0 0 1 Clk Clk In Clk Clk In 22 11
Μανταλωτόσ μϋςω Πολύπλεξησ ε επίπεδο τρανηίςτορ 23 Μανταλωτόσ μϋςω Πολύπλεξησ M M Μη επικαλυπτόμενα ρολόγια! Μόνο NMOS μεταβίβασης 24 12
Καταχωρητόσ Αφϋντησ-Σκλϊβοσ (Master- Slave) Δυο μανταλωτζσ διαφορετικισ πολικότθτασ Διάταξθ Αφζντθ-κλάβου = 0 ο 1 οσ είναι ανοικτόσ = 1 ο 2 οσ είναι ανοικτόσ τθν ακμι (01) τα δεδομζνα του αφζντθ περνάνε ςτον ςκλάβο και ο αφζντθσ κλείνει 25 Μανταλωτζσ κετικισ, αρνθτικισ πολικότθτασ χεδίαςθ με Μανταλωτζσ Κακυςτζρθςθ FF τφπου HLFF (AM K6-K7) 26 13
Volts 2/5/2011 Καταχωρητόσ Αφϋντησ-Σκλϊβοσ (Master- Slave) t setup κακυςτζρθςθ κλειςίματοσ του αφζντθ μθ τροποποίθςθ του Μ από αλλαγι του ςτο κλείςιμο t hold κακυςτζρθςθ ανοίγματοσ του ςκλάβου μθ τροποποίθςθ του ςτο μεςοδιάςτθμα που είναι και οι δυο ανοικτοί I 2 T 2 I 3 I 5 T 4 I 6 I 1 T 1 M I 4 T 3 27 Καθυςτϋρηςη 2.5 1.5 0.5 t c 2 q(lh) t c 2 q(hl) 2 0.5 0 0.5 1 1.5 2 2.5 time, nsec 28 14
Χρόνοσ Πρόθεςησ (Setup) = = 29 Μανταλωτζσ κετικισ, αρνθτικισ πολικότθτασ χεδίαςθ με Μανταλωτζσ Κακυςτζρθςθ FF τφπου HLFF (AM K6-K7) 30 15
Καταχωρητόσ με μικρότερο φορτύο ςτο ρολόι T 1 I 1 T 2 I 3 I 2 I 4 Επιλογι μεγεκϊν για τουσ αντιςτροφείσ διατιρθςθσ τθν εγγραφι πρζπει να επιβλθκεί θ νζα κατάςταςθ 31 Μανταλωτζσ κετικισ, αρνθτικισ πολικότθτασ χεδίαςθ με Μανταλωτζσ Κακυςτζρθςθ FF τφπου HLFF (AM K6-K7) 32 16
Μη ιδανικϊ ρολόγια Επικϊλυψη ρολογιών A X B χθματικό (a) Schematic diagram Επικαλυπτόμενα Ρολόγια (b) Overlapping clock pairs 33 Μανταλωτζσ κετικισ, αρνθτικισ πολικότθτασ χεδίαςθ με Μανταλωτζσ Κακυςτζρθςθ FF τφπου HLFF (AM K6-K7) 34 17
Μανταλωτόσ μϋςω Πύλων με Ανϊδραςη NOR-based set-reset S S S R 0 0 R R 1 0 1 0 0 1 0 1 1 1 0 0 Forbidden State 35 Ακολουθιακϊ Στοιχεύα: Flip-Flop και Latch NOR SR Latch Θετικά Ενεργό Αναλφςτε τθν λειτουργία του ξεκινϊντασ από μια αρχικι κατάςταςθ ςτα, Σι ςυμβαίνει ςτθν περίπτωςθ που S = R = 1; 36 Τπάρχει κάποιο πρόβλθμα εκεί; 18
Ακολουθιακϊ Στοιχεύα: Flip-Flop και Latch NAN SR Latch Αρνθτικά Ενεργό Αναλφςτε τθν λειτουργία του ξεκινϊντασ από μια αρχικι κατάςταςθ ςτα, Σι ςυμβαίνει ςτθν περίπτωςθ που S = R = 0; 37 Τπάρχει κάποιο πρόβλθμα εκεί; Μανταλωτόσ μϋςω Πύλων με Ανϊδραςη Διασταυρωμένες NAN Επιπρόσθετο Ρολόι V S M 2 M 4 R M 6 M 1 M 8 M 3 S M 5 M 7 R Δεν χρθςιμοποιείται για λογικι αλλά για ςτατικι μνιμθ 38 19
(Volts) Volts 2/5/2011 CMOS SR - Μεγϋθη 2.0 3 S 1.5 1.0 2 W = 0.5 m m W = 0.6 m m W = 0.7 m m 0.5 0.0 2.0 2.5 3.0 W/L 5 and 6 3.5 4.0 1 W = 0.8 m m W = 0.9 m m W = 1 m m 0 0 0.2 0.4 0.6 0.8 1 1.2 1.4 1.6 1.8 2 time (ns) (a) (b) Δυναμικό C σε σχέση με τα W/L των 5 και 6 Μεταβατική Απόκριση 39 Μανταλωτζσ κετικισ, αρνθτικισ πολικότθτασ χεδίαςθ με Μανταλωτζσ Κακυςτζρθςθ FF τφπου HLFF (AM K6-K7) 40 20
Ακολουθιακϊ Στοιχεύα: Flip-Flop και Latch Θετικό Latch (Μανταλωτισ), όπου C είναι το ρολόι (ςυνικωσ λζγεται g = gate) Πϊσ εξαςφαλίηεται ότι θ περίπτωςθ S = R = 0 δεν ςυμβαίνει; Σι κα ςυμβεί αν C = 1 και το αλλάηει; 41 Ακολουθιακϊ Στοιχεύα: Flip-Flop και Latch -Type Flip-Flop Σο παραπάνω FF, μεγαλφτερου εμβαδοφ, πρακτικά αποτελείται από τρείσ μανταλωτζσ (, ), (, Y), (S, R) 42 21
Μανταλωτζσ κετικισ, αρνθτικισ πολικότθτασ χεδίαςθ με Μανταλωτζσ Κακυςτζρθςθ FF τφπου HLFF (AM K6-K7) 43 Μηχανιςμόσ Αποθόκευςησ τατική Αποθήκευση Δυναμική Αποθήκευση (βάση φορτίου) 44 22
Μετατροπό Δυναμικού Μανταλωτό ςε Ψευδοςτατικό 45 Μανταλωτζσ κετικισ, αρνθτικισ πολικότθτασ χεδίαςθ με Μανταλωτζσ Κακυςτζρθςθ FF τφπου HLFF (AM K6-K7) 46 23
Ανϊλυςη Χρονιςμών Πρόθεςησ/Διατόρηςησ 47 Ανϊλυςη Χρονιςμών Πρόθεςησ/Διατόρηςησ Circuit before clock arrival (Setup-1 case) CN TG1 1 S M Inv2 M Clk- elay Inv1 CP T Clk- ata Clock T Setup-1 Time T Setup-1 t=0 Time 48 24
Ανϊλυςη Χρονιςμών Πρόθεςησ/Διατόρηςησ Circuit before clock arrival (Setup-1 case) CN TG1 1 S M Inv2 M Clk- elay Inv1 CP T Clk- ata Clock T Setup-1 Time T Setup-1 t=0 Time 49 Ανϊλυςη Χρονιςμών Πρόθεςησ/Διατόρηςησ Circuit before clock arrival (Setup-1 case) CN TG1 1 S M Inv2 M Clk- elay Inv1 T Clk- CP ata Clock T Setup-1 Time T Setup-1 t=0 Time 50 25
Ανϊλυςη Χρονιςμών Πρόθεςησ/Διατόρηςησ Circuit before clock arrival (Setup-1 case) CN TG1 1 S M Inv2 M Clk- elay T Clk- Inv1 CP ata Clock T Setup-1 Time T Setup-1 t=0 Time 51 Ανϊλυςη Χρονιςμών Πρόθεςησ/Διατόρηςησ Hold-1 case CN TG1 1 S M Inv2 M Clk- elay Inv1 CP 0 T Clk- Clock ata T Hold-1 Time T Hold-1 t=0 Time 52 26
Ανϊλυςη Χρονιςμών Πρόθεςησ/Διατόρηςησ Hold-1 case CN TG1 1 S M Inv2 M Clk- elay Inv1 CP 0 T Clk- Clock ata T Hold-1 Time T Hold-1 t=0 Time 53 Ανϊλυςη Χρονιςμών Πρόθεςησ/Διατόρηςησ Hold-1 case CN TG1 1 S M Inv2 M Clk- elay Inv1 T Clk- CP 0 Clock T Hold-1 ata T Hold-1 Time t=0 Time 54 27
Ανϊλυςη Χρονιςμών Πρόθεςησ/Διατόρηςησ Hold-1 case CN TG1 1 S M Inv2 M T Clk- Clk- elay Inv1 CP 0 Clock T Hold-1 ata T Hold-1 Time t=0 Time 55 Μανταλωτζσ κετικισ, αρνθτικισ πολικότθτασ χεδίαςθ με Μανταλωτζσ Κακυςτζρθςθ FF τφπου HLFF (AM K6-K7) 56 28
C 2 MOS Καταχωρητόσ V V M 2 M 6 M 4 X M 8 M 3 C L1 M 7 C L2 M 1 M 5 Μπορεί να μετατραπεί ςε ψευδοςτατικό προςκζτοντασ ςυντθρθτζσ (keepers) 57 Master Stage Slave Stage C 2 MOS Καταχωρητόσ και Επικϊλυψη V V V V M 2 M 6 M 2 M 6 0 M 4 0 X M 8 X 1 M 3 1 M 7 M 1 M 5 M 1 M 5 (a) (0-0) overlap (b) (1-1) overlap 58 29
Μανταλωτζσ κετικισ, αρνθτικισ πολικότθτασ χεδίαςθ με Μανταλωτζσ Κακυςτζρθςθ FF τφπου HLFF (AM K6-K7) 59 TSPC (True Single-Phase Clock) Μανταλωτόσ V V V V Out In In Out Θετικός Μανταλωτής (ανοικτός όταν = 1) Αρνητικός Μανταλωτής (ανοικτός όταν = 0) 60 30
TSPC Μανταλωτόσ με επιπρόςθετη λογικό V V V V PUN In 1 In 2 In PN In 1 In 2 Ενσωματωμένη Λογική στον Μανταλωτή Μανταλωτής AN 61 TSPC Καταχωρητόσ V V V M 3 M 6 M 9 Y M 2 X M 5 M 8 M 1 M 4 M 7 62 31
Μανταλωτζσ κετικισ, αρνθτικισ πολικότθτασ χεδίαςθ με Μανταλωτζσ Κακυςτζρθςθ FF τφπου HLFF (AM K6-K7) 63 Παλμικού Μανταλωτϋσ αντύ Καταχωρητών Μια εναλλακτικι προςζγγιςθ ςτουσ ακμοπυροδότθτουσ καταχωρθτζσ είναι οι παλμικοί μανταλωτζσ Ακμοπσροδόηηηος Καηατωρηηής Παλμικός Μανηαλωηής ata L1 L2 L ata Clk Clk Clk Clk Clk 64 32
Μετατροπό Ακμόσ ςε Παλμό _In Κακυςτζρθςθ _out _In Κακυςτζρθςθ!= _out 65 Παλμικού Μανταλωτϋσ V V G M 3 M 2 G M 6 M 5 V M P X G M 1 M 4 M N (a) register (b) glitch generation G (c) glitch clock 66 33
HLFF (AM K6-K7) P 1 x P 3 M 3 M 6 M 2 P 2 M 5 M 1 M 4 67 Μανταλωτζσ κετικισ, αρνθτικισ πολικότθτασ χεδίαςθ με Μανταλωτζσ Κακυςτζρθςθ FF τφπου HLFF (AM K6-K7) 68 34
Pipeline Υπολογιςμού Τπολογιςμόσ F Τπολογιςμόσ G 69 Μανταλωτζσ κετικισ, αρνθτικισ πολικότθτασ χεδίαςθ με Μανταλωτζσ Κακυςτζρθςθ FF τφπου HLFF (AM K6-K7) 70 35
Εύδη Κυκλωμϊτων Ταλϊντωςησ R S Bistable Multivibrator flip-flop, Schmitt Trigger T Monostable Multivibrator one-shot Astable Multivibrator oscillator 71 Μανταλωτζσ κετικισ, αρνθτικισ πολικότθτασ χεδίαςθ με Μανταλωτζσ Κακυςτζρθςθ FF τφπου HLFF (AM K6-K7) 72 36
Schmitt Trigger Διςταθϋσ με Υςτϋρηςη In Out V out V OH Καμπύλη μετάβασης με υστέρηση V OL Επαναφορά Λογικών Επιπέδων V M V M+ V in 73 Ανόρθωςη Λογικών Επιπϋδων με Schmitt Trigger 74 37
Υλοπούηςη Schmitt Trigger - 1 V M 2 M 4 V in X V out M 1 M 3 Moves switching threshold of the first inverter 75 Χαρακτηριςτικό με Υςτϋρηςη V out 2.5 V out 2.5 2.0 2.0 1.5 V M1 1.5 1.0 0.5 V M2 1.0 0.5 k = 1 k = 2 k = 3 k = 4 0.0 0.0 0.5 1.0 1.5 2.0 2.5 V in (V) Voltage-transfer characteristics with hysteresis. 0.0 0.0 0.5 1.0 1.5 2.0 2.5 V in (V) The effect of varying the ratio of the PMOS device M 4. The width is k* 0.5 m m. 76 38
Υλοπούηςη Schmitt Trigger - 2 V M 4 M 6 M 3 In Out M 2 X M 5 V M 1 77 Μανταλωτζσ κετικισ, αρνθτικισ πολικότθτασ χεδίαςθ με Μανταλωτζσ Κακυςτζρθςθ FF τφπου HLFF (AM K6-K7) 78 39
Μονοςταθϋσ Μετατροπό ακμόσ ςε παλμό In ELAY t d Out t d 79 Μανταλωτζσ κετικισ, αρνθτικισ πολικότθτασ χεδίαςθ με Μανταλωτζσ Κακυςτζρθςθ FF τφπου HLFF (AM K6-K7) 80 40
Αςταθϋσ - Ταλαντωτόσ 0 1 2 N-1 Ring Oscillator Απόκριζη ηαλανηωηή με ανηιζηροθείς 5 επιπέδων 81 41