Προςζξτε ότι για τα A, B ςε ςειρά, θ πθγι του πάνω, όταν είναι ανοικτό φτάνει μόνο τα (Vdd Vtn)V.

Όπωσ και ςτον αντιςτροφζα, ζτςι και ςτισ βαςικζσ ι πολφπλοκεσ ςτατικζσ διατάξεισ τρανηίςτορ μποροφμε να χρθςιμοποιιςουμε το μοντζλο τθσ ιςοδφναμθσ αντίςταςθσ. Με αυτό τον τρόπο προκφπτουν πιο πολφπλοκα RC δίκτυα, ανάλογα με τθν δομι τθσ πφλθσ που εξετάηουμε, τα οποία μποροφν να αναλυκοφν με το μοντζλο Elmore. Έτςι, μποροφμε για κάκε είςοδο μιασ πφλθσ να εκφράςουμε τθν RC κακυςτζρθςθ από αυτιν ςτθν ζξοδο ςυναρτιςει τον επιμζρουσ R και C. 3

Στο παραπάνω ςχιμα, φαίνεται ςτον πίνακα τα αποτελζςματα προςομοίωςθσ SPICE που εξετάηουν τθν διαφοροποίθςθ τθσ κακυςτζρθςθσ τθσ πφλθσ ανάλογα με το διάνυςμα ςτθν είςοδο για μια πφλθ NAND 2 ειςόδων. Στο ςχιμα φαίνονται γραφικά θ ανάλυςθ για τισ ειςόδουσ ςε μετάβαςθ 1 0. Βλζπουμε ότι όταν και οι 2 είςοδοι, A και Β, αλλάηουν ταυτόχρονα τιμι θ κακυςτζρθςθ είναι μικρότερθ για τθν μετάβαςθ 1 0 (για τα παράλλθλα PMOS). Για τα NMOS βλζπουμε διαφορά μεταξφ να εκφορτίςουμε τον κόμβο απευκείασ και να τον εκφορτίςουμε εν μζρθ (πρϊτα το ενδιάμεςο ςθμείο). Προςζξτε ότι για τα A, B ςε ςειρά, θ πθγι του πάνω, όταν είναι ανοικτό φτάνει μόνο τα (Vdd Vtn)V. 5

Τα μεγζκθ των τρανηίςτορ ςε μια διάταξθ PDN, PUN πφλθσ ορίηονται βάςθ του ιςοδφναμου μεγζκουσ, και ζτςι αντίςταςθσ, του αντιςτροφζα. Έτςι, αν ζχουμε 2 τρανηίςτορ ςε ςειρά, για να ζχουν ιςοδφναμθ αντίςταςθ με τον αντιςτροφζα κα διπλαςιάςουμε το W. Αν είναι παράλλθλα τότε δεν αλλάηουμε το μζγεκοσ, μια και μπορεί να λειτουργιςουν ανεξάρτθτα, από το ανάλογο διάνυςμα (χειρότερθ περίπτωςθ). Επιπλζον, όπωσ ειπϊκθκε και νωρίτερα μποροφμε να υπολογίςουμε τθν (χειρότερθ) κακυςτζρθςθ βάςθ του μοντζλου Elmore (Gnd Vout, Vdd Vout). Εδϊ λ.χ. θ χειρότερθ κακυςτζρθςθ 1 0 είναι tphl = 0.69. (Cint. Rn + 2Rn. CL ) = 0.69 Rn (Cint + 2 CL), αν όλα τα τρανηίςτορ ζχουν τθν ίδια ιςοδφναμθ Rn. 6

Αρικμόσ ειςόδων πάνω από 4 δεν ζχει νόθμα λόγω του παραπάνω 8

Στο παραπάνω ςχιμα φαίνεται θ ςχζςθ κακυςτζρθςθσ και fan-in για μια πφλθ NAND. Βλζπουμε ότι ενϊ θ κακυςτζρθςθ του δικτφου ανζλκυςθσ, tplh εξαρτάται γραμμικά ωσ προσ τον αρικμό των ειςόδων (προςτίκενται τρανηίςτορ παράλλθλα), θ κακυςτζρθςθ του δικτφου κακζλκυςθσ, tphl, είναι ανάλογθ με το τετράγωνο του αρικμοφ των ειςόδων, λόγω των παραςιτικϊν χωρθτικοτιτων ςτισ πθγζσ των τρανηίςτορ ςε ςειρά και τθν ςυμβολι τουσ ςτθν ςυνολικι χωρθτικότθτα. 9

Ωσ προσ το fan-out, δθλ. το φορτίο που οδθγεί θ πφλθ ςτθν είςοδο, θ εξάρτθςθ τθσ κακυςτζρθςθσ είναι γραμμικι μια και αλλάηει θ εξωτερικι χωρθτικότθτα και όχι θ αντίςταςθ τθσ εξόδου τθσ πφλθσ που παραμζνει ςτακερι, αλλάηει δθλαδι το Cf ςτο τ = 0.69 Rις Cf. Παραπάνω βλζπουμε γραφικζσ παραςτάςεισ που ςυςχετίηουν το fan-out με τθν κακυςτζρθςθ. Στον άξονα x φαίνεται το fan-out μιασ πφλθσ αναφοράσ, λ.χ. αντιςτροφζασ με ελάχιςτεσ τιμζσ W, L, δθλ. W = L = 2λ και W/L = 1. 10

Η παραπάνω πφλθ NMOS με αντίςταςθ μειϊνει τον αρικμό τρανηίςτορ από τα 2Ν του CMOS ςτα N + τθν αντίςταςθ. Με αυτό τον τρόπο μειϊνονται (α) ο αρικμόσ των τρανηίςτορ, και κατά ςυνζπεια το ςυνολικό εμβαδό τθσ πφλθσ, και (β) θ χωρθτικότθτα τθσ εξόδου, και κατά ςυνζπεια θ ταχφτθτα. Η διάταξθ αυτι βζβαια κυςιάηει (i) τα περικϊρια κορφβου, αφοφ είναι ςαφζσ ότι το δυναμικό VOL είναι πάντα > 0 και εξαρτάται από τουσ λόγουσ των μεγεκϊν, και (ii) καταναλϊνει ςθμαντικό ρεφμα όταν το PDN είναι ενεργό, δθλ. θ ζξοδοσ είναι ςτο 0. 14

Στο επίπεδο του πυριτίου μια εναλλακτικι δομι αντίςταςθσ, ςθμαντικά μικρότερθ ςε εμβαδό είναι θ χριςθ τρανηίςτορ (ενεργό φορτίο). Έτςι, παραπάνω βλζπουμε δυο εναλλακτικζσ διατάξεισ τθσ παραδοςιακισ αντίςταςθσ, δθλ. (1) τρανηίςτορ NMOS με κανάλι υψθλισ αντίςταςθσ (depletion με χϊρο αραίωςθσ) και Vgs = 0, (2) τρανηίςτορ PMOS με Vgs = 0, δθλ. μόνιμα ενεργό. Οι παραπάνω διατάξεισ ζχουν ιςοδφναμθ λειτουργία και χρθςιμοποιοφνται ανάλογα με τα χαρακτθριςτικά τθσ διεργαςίασ. 15

Παραπάνω φαίνεται θ καμπφλθ μετάβαςθσ ενόσ αντιςτροφζα ψευδό-nmos για διαφορετικά μεγζκθ του PMOS τρανηίςτορ, από W/L = 0.5 ζωσ 4. Φαίνονται τα εξισ: (α) θ καμπφλθ δεν είναι ςυμμετρικι, όπωσ του CMOS, ωσ προσ τθν καμπυλότθτα και (β) το VOL τείνει προσ το μθδζν ανάλογα με τθν τιμι του W/L του PMOS. Από τθν παραπάνω DC ανάλυςθ λείπει ανάλυςθ τθσ κακυςτζρθςθσ τθσ πφλθσ ωσ προσ το μζγεκοσ, αντίςταςθ του PMOS. Έτςι, όπωσ φαίνεται παραπάνω όςο μεγαλφτερθ θ αντίςταςθ του PMOS, τόςο καλφτερο το VOL. Από τθν άλλθ, όςο μεγαλφτερθ θ αντίςταςθ του PMOS τόςο περιορίηεται το Ids του NMOS PDN με αποτζλεςμα να μεγαλώνει θ κακυςτζρθςθ τθσ πφλθσ! Έτςι υπάρχει ζνασ ςαφισ ςυμψθφιςμόσ ταχφτθτασ, περικωρίων κορφβου. 16

Η διαφορικι λογικι DCVSL αποτελεί μια μεκοδολογία υλοποίθςθσ πυλϊν με NMOS τρανηίςτορ και ενεργό φορτίο (PMOS), θ οποία αντιμετωπίηει το πρόβλθμα του ςτατικοφ ρεφματοσ και των περικωρίων κορφβου. Στισ πφλεσ DCVSL οι είςοδοι παρζχονται και ςτισ 2 πολικότθτεσ και υλοποιοφνται πάντα 2 δίκτυα PDN, ζνα κετικισ πολικότθτασ (f) και ζνα αρνθτικισ (f ). Τα δυο μποροφν να μοιράηονται τρανηίςτορ. Έτςι θ πφλθ υλοποιεί και το f και το f άρα ςε υλοποιιςεισ DCVSL δεν υπάρχει ανάγκθ για τθν χριςθ αντιςτροφζων! Οι ζξοδοι των δυο PDN διαςταυρϊνονται με τα ενεργά φορτία PMOS. Έτςι, όταν f = 0, τότε θ ζξοδοσ τθσ f ανελκφεται ςτο 1 από το ςχετικό PMOS, ι όταν f = 0, τότε θ ζξοδοσ τθσ f ανελκφεται ςτο 1 από το ςχετικό PMOS. Οι πφλεσ DCVSL απαιτοφν επίςθσ κατάλλθλο λόγο μεγεκϊν μια και ςτισ εναλλαγζσ κατάςταςθσ τθσ πφλθσ τα PMOS αντιβαίνουν ςτθν αλλαγι. Άρα τα PMOS πρζπει να ζχουν μικρότερθ οδθγθτικι ικανότθτα από τα PDN που γειϊνουν τα δυο PDN. 17

Στισ πφλεσ DCVSL υπάρχει κετικι ανάδραςθ μεταξφ των εξόδων, δθλ. θ οποιαδιποτε μικρι διαφορά μεταξφ των f, f ενιςχφεται από τθν διαςταυρωμζνθ δομι των PMOS (δομι διαφορικοφ ενιςχυτι). Στο παραπάνω γράφθμα είναι ευδιάκριτθ θ αντίςταςθ του PMOS ςτθν αλλαγι τθσ εξόδου (ΑΒ). 19

Με διατάξεισ τρανηίςτορ ωσ διακόπτεσ οι οποίοι διαςφνδεουν απευκείασ ειςόδουσ ςε εξόδουσ μποροφμε επίςθσ να υλοποιιςουμε ςτατικζσ πφλεσ. Για κάποιεσ λογικζσ πφλεσ, λ.χ. XOR, θ υλοποίθςθ με πφλεσ διζλευςθσ είναι φτθνότερθ ςε εμβαδό και πιο γριγορθ. Η λογικι τρανηίςτορ διζλευςθσ μπορεί να υλοποιιςει και κετικζσ πφλεσ! Η λογικι τρανηίςτορ διζλευςθσ ςτθρίηεται ςτθν εξίςωςθ ειςόδων με εξόδουσ, δθλ. μεταςχθματιςμό του πίνακα αλθκείασ ςε ςυνκικεσ ιςότθτασ, λ.χ. όταν οι είςοδοι είναι 01 τότε θ ζξοδοσ είναι ίςθ με τθν 2 θ είςοδο. Έτςι, τζτοιεσ ςυνκικεσ μετατρζπονται άμεςα ςε δίκτυα ιςότθτασ. 20

Παραπάνω βλζπουμε μια πφλθ AND δυο ειςόδων. Η ανάλυςθ ζχει ωσ εξισ: AB: 00 -> θ ζξοδοσ εξιςϊνεται με το 0 (κάτω τρανηίςτορ) 01 -> θ ζξοδοσ εξιςϊνεται με το 0 (πάνω τρανηίςτορ) 10 -> θ ζξοδοσ εξιςϊνεται με το 0 (κάτω τρανηίςτορ) 11 -> θ ζξοδοσ εξιςϊνεται με το 1 (πάνω τρανηίςτορ) Η ομοιότθτα με το ςτατικό CMOS είναι ότι για κάκε ςυνδυαςμό κζλουμε ζνα μονοπάτι διζλευςθσ προσ τθν ζξοδο. 21

Τα τρανηίςτορ NMOS άγουν αςκενζσ 1, ενϊ τα PMOS αςκενζσ 0, όπωσ ζχουμε εξθγιςει ςτθν αρχι τθσ διάλεξθσ, και ζτςι εκδθλϊνεται το φαινόμενο πτϊςθσ τάςθσ. Η ανόρκωςθ τθσ πτϊςθσ τάςθσ μπορεί να επιτευχκεί μζςω ςτατικισ πφλθσ CMOS, και τθσ επανακτθτικισ ιδιότθτασ δυναμικοφ τθσ τελευταίασ, όπωσ φαίνεται ςτο παραπάνω Σχιμα. Παρόλο που το NMOS παρουςιάηει πτϊςθ τάςθσ κατά Vtn, θ ζξοδοσ του αντιςτροφζα παρζχει ζνα κακαρό VOH. Έτςι, μια προςζγγιςθ χειριςμοφ τθσ πτϊςθσ τάςθσ είναι θ επανάκτθςθ μζςω ςτατικϊν CMOS. 22

Το μζγεκοσ του Mr είναι κρίςιμο μια και αντιςτζκεται ςτθν αλλαγι κατάςταςθσ του κόμβου Χ (Vdd 0). Έτςι, πρζπει να ζχει μικρότερθ οδθγθτικι ικανότθτα από το Mn (Mn >> Mr) για να μπορεί το Mn να επιβάλλει τθν τιμι 0. Πρακτικά, ο λόγοσ Rr, Rn πρζπει να μπορεί με αςφάλεια να ρίξει τον κόμβο Χ κάτω από το Vm του επόμενου αντιςτροφζα (που κακορίηεται από τα R1, R2). Από τθν άλλθ, όςο μεγαλφτερο είναι το Mr τόςο γρθγορότερθ θ ανόρκωςθ και μικρότερο το ςτατικό ρεφμα. Όμωσ τόςο μεγαλφτερθ θ παραςιτικι χωρθτικότθτα ςτο X, θ οποία επιβαρφνει τθν κακυςτζρθςθ Α Χ. 24

Η CPL είναι το ανάλογο τθσ DCVSL για λογικι τρανηίςτορ διζλευςθσ. Στθν διαφορικι λογικι CPL ςχθματίηουμε τθν f και τθν f χρθςιμοποιϊντασ τρανηίςτορ διζλευςθσ. Έτςι, πρακτικά υλοποιοφμε το κετικό και αρνθτικό πίνακα αλθκείασ. Το χαρακτθριςτικό τθσ είναι τα ίδια ςιματα ςτισ οριηόντιεσ πφλεσ διζλευςθσ. Πριν τθν ζξοδο μιασ πφλθσ CPL χρθςιμοποιοφμε αντιςτροφείσ για να ενιςχφςουμε το δυναμικό και να βελτιϊςουμε τα επίπεδα κορφβου τθσ εξόδου. Αν εςτιάςουμε ςτθν AND/NAND δεξιά, ζχουμε (AB) : 00 : τα κάτω τρανηίςτορ τθσ f, f είναι ενεργά (ON) f = 0, f = 1 01 : τα πάνω τρανηίςτορ τθσ f, f είναι ενεργά (ΟΝ) f = 0, f = 1 10 : τα κάτω τρανηίςτορ τθσ f, f είναι ενεργά (ON) f = 0, f = 1 11 : τα πάνω τρανηίςτορ τθσ f, f είναι ενεργά (ON) f = 1, f = 0 11 26

Αν ςυνενϊςουμε παράλλθλα ζνα NMOS και ζνα PMOS ςε διάταξθ διζλευςθσ, τότε ζχουμε ζνα διακόπτθ διζλευςθσ χωρίσ πτϊςθ τάςθσ και ςτισ δυο κατευκφνςεισ, δθλ. επιτρζπει να περάςει και ιςχυρό «1», και ιςχυρό «0». Οι είςοδοι των NMOS και PMOS είναι πάντα αντίςτροφεσ και ίςεσ με το ςιμα ενεργοποίθςθσ και το αντίςτροφο του αντίςτοιχα. Φυςικά, ο διακόπτθσ που δθμιουργείται μπορεί να μθν παρουςιάηει πτϊςθ τάςθσ, όμωσ παρουςιάηει τθν αντίςταςθ του τρανηίςτορ. Αντί για κάκετα, όπωσ ςτισ ςτατικζσ πφλεσ CMOS, οριηόντια. 27

Παραπάνω βλζπουμε τισ ςτιγμιαίεσ αντιςτάςεισ των PMOS και NMOS κατά τθν διάρκεια οδιγθςθσ ενόσ λογικοφ «1», 2.5V, ςτθν ζξοδο Vout. Το Vout ξεκινάει από «0», άρα το PMOS ξεκινά ςε κορεςμό και κακϊσ το Vout ανεβαίνει βαίνει προσ γραμμικι και κλείνει (OFF). Το NMOS επίςθσ ξεκινά ςε κορεςμό όταν το Vout είναι ςτο «0». Κακϊσ όμωσ το Vout προςεγγίηει το Vdd-Vtn, θ αντίςταςθ του μεγαλϊνει μζχρι που κλείνει (OFF) και το PMOS ςυνεχίηει να οδθγεί, μόνο του, το Vout μζχρι τα 2.5V. 28

Παραπάνω βλζπουμε τθν υλοποίθςθ ενόσ πολυπλζκτθ, F = S.Α + S B, με τρανηίςτορ διζλευςθσ ςε ςχθματικό και διάταξθ. 29

Η παραπάνω υλοποίθςθ τθσ πφλθσ XOR χρθςιμοποιείται ςε πολλά κυκλϊματα μια και είναι ςθμαντικά μικρότερθ (4 τρανηίςτορ) και γρθγορότερθ από τθν ςτατικι CMOS XOR (8 τρανηίςτορ). Η αριςτερι πφλθ κάνει το f 1 όταν A B ι ΑB. Ένασ άλλοσ τρόποσ να εξθγθκεί θ αριςτερι πφλθ είναι ότι f = A, όταν (Β = 1). Όταν Β = 0 θ αριςτερι πφλθ οδθγεί αςκενείσ τιμζσ ςτθν f, τισ οποίεσ θ δεξιά ανορκϊνει. Η δεξιά κάνει το f ίςο με το Α όταν το B είναι μθδζν. Αναλυτικά: 00 : αςκενζσ «0» από το Μ2, ιςχυρό μθδζν από τθν πφλθ μεταβίβαςθσ 01 : ιςχυρό «1» από το Μ2, θ πφλθ μεταβίβαςθσ δεξιά κλειςτι (OFF) 10 : αςκενζσ «1» από το Μ1, ιςχυρό ζνα από τθν πφλθ μεταβίβαςθσ 11 : ιςχυρό «0» από το Μ1, θ πφλθ μεταβίβαςθσ δεξιά κλειςτι (OFF) 30