ΤΕΧΝΟΛΟΓΙΕΣ ΥΛΟΠΟΙΗΣΗΣ ΨΗΦΙΑΚΩΝ ΣΥΣΤΗΜΑΤΩΝ Υλοποίηση
ΥΛΟΠΟΙΗΣΗ ΨΗΦΙΑΚΩΝ ΣΥΣΤΗΜΑΤΩΝ ΔΙΑΚΡΙΤΑ ΣΤΟΙΧΕΙΑ ΟΛΟΚΛΗΡΩΜΕΝΑ ΚΥΚΛΩΜΑΤΑ ΑΝΑΔΙΑΜΟΡΦΩΣΙΜΟ ΥΛΙΚΟ Ο.Κ. ΕΙΔΙΚΟΥ ΣΚΟΠΟΥ (VLSI) FULL CUSTOM (Reconfigurable hardware) SEMICUSTOM FPGAs Υλοποίηση 2 CELL BASED ARRAY BASED Standard cells, Macro cells, Module generators Gate arrays, Sea of gates CPLDs
Διακριτά Ολοκληρωμένα Κυκλώματα Dual-inline package VDD Gnd PLCC package Structure of 744 chip Υλοποίηση 3
Υλοποίηση συνάρτησης VDD f = xx2 + x2x3 744 748 x x2 x3 Υλοποίηση 4 7432 f
Υλοποίηση Απλού Κυκλώματος BREADBOARD Υλοποίηση 5 Printed Circuit Board (PCB)
IC Packages Υλοποίηση 6
Ολοκληρωμένα κυκλώματα ειδικού σκοπού Application specific integrated circuits (ASICs) Τεχνολογία VLSI Full custom Standard cells Gate Arrays f2 x x2 x3 f Standard cell implementation Υλοποίηση 7
Standard Cell design Υλοποίηση 8
Πίνακες Πυλών (Gate Arrays) Προκατασκευασμένες λογικές πύλες Υλοποίηση των διασυνδέσεων Κάλυψη <% f x x2 x3 Υλοποίηση 9
Sea-of-gates Προκατασκευασμένα transistors και επαφές Επιμεταλλώσεις για υλοποίηση πυλών και διασυνδέσεων Υλοποίηση
Προγραμματιζόμενη λογική Inputs Logic gates and programmable switches Outputs Programmable logic device, PLD Υλοποίηση
PLD Packages Υλοποίηση 2
Αναπτυξιακά Συστήματα FPGA Υλοποίηση 3
Εφαρμογές με χρήση FPGA SOI AWG Tunable Lasers Transponders Burst-mode receivers SOS AWG Υλοποίηση 4
Εφαρμογές με χρήση FPGA Υλοποίηση 5
Programmable Logic Array, PLA x x2 x xn x2 x3 Programmable connections Input buffers and inverters x x P2 xn xn P AND plane OR plane P Pk P3 OR plane P4 AND plane f Υλοποίηση 6 fm f f2
Programmable Array Logic, PAL x x2 x3 Υλοποίηση οποιασδήποτε συνάρτησης ως άθροισμα γινομένων P P2 f P3 P4 f2 AND plane Υλοποίηση 7
PAL Macrocell Προσθήκη flip-flop για την υλοποίηση ακολουθιακών κυκλωμάτων Δυνατότητα ανατροφοδότησης του αποτελέσματος Select Flip-flop D Enable f Q Clock To AND plane Υλοποίηση 8
PAL-like block PAL-like block I/O block I/O block Complex PLD, CPLD Υλοποίηση 9 PAL-like block PAL-like block I/O block I/O block Interconnection wires
Complex PLD, CPLD PAL-like block (details not shown) PAL-like block D Q D Q Υλοποίηση 2
Latch, D and T flip-flops implemented in a CPLD Interconnection wires Clock PAL-like block D Υλοποίηση 2 (Other macrocells not shown) Latch Flip- op Toggle Q T Q D Data Q D Q
Xilinx Coolrunner-II Υλοποίηση 22
Πίνακας επιλογής CPLD (Xilinx) Υλοποίηση 23
Διατάξεις Πυλών Προγραμματιζόμενου Πεδίου Field Programmable Gate Arrays, FPGA Interconnection switches I/O block I/O block I/O block Logic block I/O block Υλοποίηση 24
Πίνακας Αναφοράς (Look-up table) x x / / / / / / / f x 2 / x2 x x2 f (a) Circuit for a two-input LUT (a) Circuit for a two-input LUT f x x 2 f (b) f = x x + x x 2 2 (b) f = x x 2 + x x 2 x x x2 x2 Υλοποίηση 25 f f (c) Storage cell contents in the LUT
Υλοποίηση Συνάρτησης με Πίνακα Αναφοράς x x x2 x2 x x x2 +x x 3 xx 3 x3 f x x x 2 x2 Υλοποίηση 26 (x x 2 )x3 x3
FPGA Macrocell 3 εισόδων x x2 Select / / / / / / Out Flip-flop In In 2 LUT f D Q In 3 Clock / / x3 Υλοποίηση 27
Τμήμα προγραμματισμένου FPGA x3 f x x2 Υλοποίηση 28 x x2 f x2 x3 f2 f f2 f
Altera Stratix-II Architecture Υλοποίηση 29
Πίνακας Επιλογής FPGA Υλοποίηση 3