Priprava na ustni izpit ARS2

Transcript

1 Priprava na ustni izpit ARS2 29. junij 2009 Kazalo 1 Zakaj vhod in izhod 1 2 Magnetni disk Zgradba in format diska Dostop do podatkov Krmilnik diska V/I krmilniki 3 4 Naslavljanje V/I naprav Pomnilniško preslikan V/I Ločen V/I prostor Posredno preko V/I procesorjev Prenos V/I podatkov Programski V/I Programski V/I z uporabo prekinitev DMA Problemi pri DMA V/I procesorji V/I procesorji pri IBM Programiranje kanalov Aktiviranje kanalskega programa V/I procesorji pri CDC Cyber Prenosne poti 9

2 10 Osnovne vrste prenosov Sinhronski in asinhronski prenosi Eksplozijski in protokolski prenosi Izvorni sinhronski prenosi Osnovne lastnosti digitalnih vezij Bipolarna tehnologija CMOS tehnologija Zakaj čim manjše napetosti Slabosti TTL Odpornost proti šumu Vhodna obremenitev digitalnih vezij Izhodi vrste tri-state in open collector Boolova algebra Kombinatorična vezja Multiplekserji in demultiplekserji Dekodirniki in kodirniki Sekvenčna vezja Asinhronska sekvenčna vezja Sinhronska sekvenčna vezja Motorola prekinitve Prenosi pri Bralni cikel Pisalni cikel Eksplozijski cikel Prekinitve pri Pentium Pro - protokolski eksplozijski prenos Quad Pump Bralni pomnilnik (ROM) PROM 18 ii

3 25 EPROM EEPROM Flash EEPROM SRAM DRAM Page mode Osveževanje SDRAM DDR SDRAM DDR2 in DDR Podajanje časovnih parametrov Standardizirane frekvence za DDR Preslikava naslovov v pomnilniške lokacije pri DDR Core i Priključevanje pomnilniških in drugih naprav Procesorji, ki ne uporabljajo protokolskega prenosa Procesorji, ki uporabljajo protokolski prenos Prekinitveni krmilniki PIC 6828 prekinitveni krmilnik Intel PIC 8259A prekinitveni krmilnik Prenašanje podatkov z DMA Vrste DMA prenosov glede na pot Vrste DMA prenosov glede na časovno zaporedje dogodkov.. 27 iii

4 1 Zakaj vhod in izhod Potrebujemo ga za: Komunikacijo med računalnikom in človekom ter drugimi računalniki Pomožni pomnilnik, kot so diski, CD/DVD pogoni, itd. Hitrost V/I naprav je od nekaj B/s pa do nekaj 100 MB/s 2 Magnetni disk 2.1 Zgradba in format diska Razlikujemo med mehkimi (floppy) diski ter trdimi diski, vendar se večinoma uporabljajo trdi diski. Informacija je obstojna, počasnejši je dostopni čas in hitrost prenosa, vendar je zato shranjevanje podatkov cenejše kot na obstojne pomnilnike. Trdi disk je sestavljen iz večih plošč, ki se vrtijo s hitrostmi med 5400 in obrati na minuto. Vsaka površina plošče je razdeljena na na koncentrične krožnice, ki jim pravimo sledi. Število sledi na površino je tipično med 5000 in Vsaka sled je razdeljena na sektorje. To je najmanjša enota, ki jo lahko beremo in pišemo. Število sektorjev na sledi je tipično med 50 in 200, najpogostejša velikost sektorja je pa 512 B. Število sektorjev na sledi imenujemo format diska, ki ga sestavljajo še ostale stvari: Servozapis. Iz tega dobi glava informacijo s pomočjo katere postavi glavo točno na sredino sledi. Servozapis je deloma na sledi in deloma na prostoru med sledema. Je prisoten pri vsakem sektorju, zato se lahko popravlja pozicija glave večkrat na en obrat. Velikokrat nosi tudi informacijo o številki sledi in številki sektorja. Temu rečemo No- ID format. Slabost ID zapisov je, da po nepotrebnem zasedajo prostor. Uvod oz. adresna marka. Enolična kombinacija bitov, ki podajo začetek sektorja. Vrzeli so ostanki prejšnjih pisanj in njihova vsebina je nedefinirana, zato brez uvoda ne bi mogli vedeti kje je začetek sektorja. Podatkovni zapis je namenjen shranjevanju podatkov, velikost je ponavadi 512 B. Biti za detekcijo/korekcijo napak. Teh je ponavadi 64 ali 128. Pri branju se uporabljajo za detekcijo napak in morebitno popravljanje. 1

5 Formatirana velikost diska je skupno število bajtov v podatkovnih zapisih, neformatirana je pa ves prostor, vključno z vrzelmi, servozapisi, uvodi, biti za detekcijo napak, itd. Za dostop se ne uporablja več naslov v obliki številke površine in številke sektorja, temveč se uporabljajo logični sektorji, ki so označeni s številkami od 0 naprej. Vsaka številka logičnega sektorja se s pomočjo tabele, ki je del elektronike na disku, enolično preslika v številko sledi in številko sektorja na sledi (fizični naslov). To dopušča proizvajalcem da mrtve sektorje izključijo iz te tabele, poleg tega pa jim tudi ni treba več navajati števila površin in sektorjev na površino. Glave na disku lebdijo, ker so zelo blizu površini, vzletajo in pristajajo pa na notranjem delu, ki se ne uporablja za podatke. Vse glave se premikajo istočasno, aktivna je pa samo ena. 2.2 Dostop do podatkov Dostop do podatkov na disku je tri-stopenjski proces, ki ga sestavljajo naslednji koraki: Iskanje. Glava se mora prva pomakniti na želeno sled, ve da je na pravi sledi z branjem servozapisa ali ID zapisa. Povprečni iskalni čas je med 3 in 10ms. Vrtilna zakasnitev. Ko smo na pravi sledi, moramo počakati, da se želeni sektor zavrti pod glavo. Vemo da smo dobili pravi sektor z branjem številke sektorja v servozapisu ali ID zapisu. Povprečna vrtilna zakasnitev je enaka polovici časa, ki ga disk rabi da se enkrat zavrti. Prenos podatkov. Čas za prenos podatkovnega zapisa sektorja. Ta čas je odvisen od premera plošč, hitrosti vrtenja in gostote zapisa. Prenosni čas je krajši od iskalnega časa in vrtilne zakasnitve. 2.3 Krmilnik diska Magnetni diski vsebujejo veliko elektronike, ki vključuje enega ali več mikroprocesorjev. Skrbijo za dober položaj glave nad slednjo, detekcijo in korekcijo napak. Komunicirajo s krmilnikom diska, ki je povezan z diskom prek kabla. Za krmilnike diska obstaja več standardov, kot so npr. ATA, SATA, SCSI, itd. Za programerja je viden samo krmilnik diska, ponavadi ga pa kontrolira operacijski sistem. 2

6 3 V/I krmilniki Pri priključevanju V/I naprav je koristno predpostaviti, da je vsaka naprava priključena preko krmilnika naprave. Ponavadi je v istem ohišju oz. na isti plošči kot CPE in glavni pomnilnik. Krmilnik je lahko preprost oz. trivialen, torej le množica logičnih vrat ali kak register brez sposobnosti za procesiranje informacije. Pri zapletenih napravah, kot so trdi diski, je pa lahko krmilnik kot nek specializiran računalnik. Za vsak krmilnik lahko rečemo, da je gledano s strani CPE ali iz V/I procesorja videti kot določeno število registrov. Na te registre lahko gledamo kot na posebne pomnilniške lokacije. Programer doseže, da bo naprava pričela izvajati operacijo tako, da v enega od registrov krmilnike piše ustrezno vsebino. Z branjem registrov pa lahko spremlja stanje V/I naprave. Danes se vse več dela, ki je bilo prej v krmilniku, opravlja v sami napravi, saj logika in vezja postajajo cenejša. Večino dela, ki ga opravlajajo krmilniki bi bilo mogoče narediti v CPE, vendar se to čim manj uporablja, saj je bolje, če CPE uporabljamo za izvajanje programov in ga ne obremenjujemo z V/I operacijami. 4 Naslavljanje V/I naprav Moramo imeti nek način, s katerim dosežemo, da neka V/I naprava začne izvajati dano operacijo. Del tega je mehanizem za izbiro želene naprave. Namesto izbira naprave rečemo naslavljanje V/I naprave, ker je pa vsaka naprava priključena preko svojega krmilnika, bi bilo pravilneje reči naslavljanje registrov krmilnika V/I naprave. Računalniki ponavadi uporabljajo enega ali več od naslednjih treh načinov naslavljanja V/I naprav: 4.1 Pomnilniško preslikan V/I Pri tem načinu so registri v krmilnikih naprav za CPE videti popolnoma enako kot pomnilniške besede. Del pomnilniškega naslovnega prostora se rezervira za V/I naprave. Ta prostor je v primerjavi s celim pomnilniških prostorom majhen. Računalniki, ki to uporabljajo so VAXi, PowerPC, Motorolina serija 680xx. Problem tukaj je ali uporabljamo navidezni ali fizični naslovni prostor (odgovor je vedno fizični, ker zgrešitev pri dostopu ne sme biti). Še en problem je s predpomnilnikom, kar pomeni da se te naslovi ne smejo preslikati v predpomnilnik, saj pri zadetkih naprava sploh ne bi vedela, da je naslovljena. 3

7 4.2 Ločen V/I prostor Pri tem načinu so registri krmilnikov naprav v posebnem naslovnem prostoru, ki je ločen od pomnilniškega. Imamo posebne ukaze za dostop do registrov krmilnikov naprav, ki pa so ponavadi izomorfni load in store ukazom. V/I ukazi so praviloma privilegirani in jih smejo uporabljati samo sistemski programi. 4.3 Posredno preko V/I procesorjev Pri večjih računalnikih ponavadi za V/I skrbijo posebni V/I procesorji. CPE nima dostopov do registrov, vendar sporoči V/I procesorju svoje zahteve, ki poskrbijo, da se izvršijo. 5 Prenos V/I podatkov Osnovna V/I operacije je prenos določene količine podatkov iz glavnega pomnilnika v napravo in obratno. Poznamo več rešitev za prenos podatkov med V/I napravami in CPE oz. pomnilnikom. 5.1 Programski V/I Delovanje naprave je pod neposredno kontrolo CPE. Količina dela, ki ga mora opraviti CPE je največja. CPE pošlje ukza za prenos, bere register naprave in čaka dokler ni pripravljen (vrti se v zanki), ko je, ga sam shrani v pomnilnik, poveča pomnilniški naslov, števec prenesenih podatkov itd. Ta način je zelo potraten in počasen za skoraj vse razen najbolj podatkovno nezahtevnih prenosov. 5.2 Programski V/I z uporabo prekinitev Namesto da CPE konstantno izprašuje V/I napravo ali je podatek pripravljen, izda ukaz za branje oz. pisanje podatka, nakar ga V/I naprava z uporabo prekinitve obvesti kdaj je pripravljena. Še vedno morajo pa vsi podatki iti preko CPE, torej je to neprimerna rešitev za naprave, ki prenašajo veliko podatkov v majhnem času. 5.3 DMA Ker je programski V/I neuporaben pri napravah, ki prenesejo zelo veliko podatkov v majhnem času, je rešitev za hitre prenose neposreden dostop do 4

8 pomnilnika. Namesto da gredo podatki skozi CPE pod kontrolo programa, jih krmilnik naprave prenaša neposredno v glavni pomnilnik ali iz glavnega pomnilnika. Morata biti izpolnjena pogoja: Obstajati mora neposredna povezava med krmilnikom V/I naprave in glavnim pomnilnikom Krmilnik mora biti sposoben tvoriti pomnilniške naslove in kontrolne signale za komuniciranje z glavnim pomnilnikom. Mora znati šteti prenesene besede in preverjati stanje V/I naprave ali je pripravljena za branje/pisanje. Ubistvu mora znati izvajati zanko, ki bi jo sicer izvajali s programskim V/I. Ponavadi imajo DMA krmilniki register v katerega vpišemo naslov na katerem je začetek prenosa ter nek register v katerega vpišemo dolžino prenosa. CPE mora podati DMA krmilniku začetni naslov polja v glavnem pomnilniku, dolžino besed, vpisati kontrolne vrednosti (smer prenosa) ter poslati ukaz za začetek izvajanja operacije. Lahko imamo en DMA krmilnik, ki je povezan z V/I krmilniki drugih naprav, lahko ima pa V/I krmilnik naprave DMA sposobnost Problemi pri DMA Lahko pride do problema, če želita CPE in DMA krmilnik istočasno dostopati do pomnilnika. Pri enostavnih računalnikih CPE ne more dostopati do pomnilnika med DMA prenosih, pri bolj naprednih pa imamo krmilnik pomnilnika, ki lahko izkorišča prepletanje tako, da lahko istočasno dostopamo do pomnilnika s strani CPE in DMA krmilnikov. Problema sta tudi skladnost (to rešimo s centralnimi imeniki ali vohunjenjem) ter ali uporabljamo navidezne ali fizične naslove. Če uporabljamo navidezne naslove, mora imeti DMa krmilnik logiko za preslikovanje naslovov, ki pa mora biti usklajena s tisto v CPE. Težava s fizičnimi naslovi pa je, da se pojavijo problemi ko gremo iz ene strani v drugo. Zvezni okviri v navideznem naslovnem prostoru ni nujno da so zvezni v fizičnem. Rešitve za to sta ponavadi dve: Uporabljamo navidezne naslove z omejeno sposobnostjo preslikovanja, ker je dolžina prenosov vedno navzgor omejena, običajno zadošča 8 ali 16 deskriptorjev. To priskrbi operacijski sistem preden se prične V/I prenos. Uporabljajo se fizični naslovi skupaj s tabelo, v kateri so fizični naslovi vseh okvirov strani, ki sestavljajo polje prenašanih besed. Tudi tu priskrbi to tabelo operacijski sistem preden se prične V/I prenos. 5

9 5.4 V/I procesorji Pri večjih računalnikih, ki delujejo na multiprogramski način, postane tudi majhna stopnja sodelovanja CPE neekonomična. Zato to vse pustimo V/I procesorjem. Razlike med V/I procesorji so velike: nekateri so podobni običajnim CPE, nekateri so pa zelo prilagojeni V/I prenosom. Za vse pa velja, da so ubistvu DMA krmilniki, ki imajo vgrajeno sposobnost za izvrševanje zaporedja ukazov, torej se jih da programirati. Delovanje V/I procesorjev poteka paralelno z delovanjem CPE. Običajno je CPE nadrejena V/I procesorjem in lahko po potrebi ustavi ali prekine njihovo delovanje, so pa tudi računalniki kot CDC Cyber 170, kjer je CPE podrejena V/I procesorjem. Krmilniki V/I naprav so priključeni na V/I vodila, preko katerih komunicirajo z V/I procesorji. V/I procesorji so z drugimi vodili povezani z glavnim pomnilnikom (oz. s krmilnikom pomnilnika). Lahko ima vsak V/I procesor svoje V/I vodilo (to se uporablja tam, kjer so V/I procesorji prilagojeni napravam) ali pa lahko vsak V/I procesor kontrolira vsak V/I krmilnik preko nekakšnega koordinatnega sistema. 6 V/I procesorji pri IBM 370 V/I procesorji pri IBM 370 se imenujejo kanali. Nimajo svojega pomnilnika, programi za njih so shranjeni v glavnem pomnilniku. Uporabljajo se fizični naslovi pri prenosih, skupaj s tabelo okvirov strani. Vsak kanal je priključen na eno V/I vodilo, na katerega je priključenih več V/I krmilnikov. Na vsak V/I krmilnik je lahko priključenih več naprav, vendar je potem lahko aktivna samo ena od teh naenkrat. Ima dve vrsti V/I vodil: Paralelno V/I vodilo. Omogoča najvišjo hitrost 4,5MB/s do razdalje 122m. Serijsko V/I vodilo. Je lahko ESCON vodilo, ki omogoča 17MB/s do 1000m ali pa novejše FICON, ki naj bi omogočalo tudi do 350MB/s preko razdalje do 10km. Kanalov je lahko največ 256. Vodila so za progarmerje nevidna, torej ni razlik pri programiranju zaradi vodil. Do 370-XA je imel vsak kanal svoj naslov, znotraj njega pa so bili še naslovi nanj priključenih naprav. Če je bil nek krmilnik priključen na več kot en kanal, je imela vsaka nanj priključena naprava več naslovov. Če pogledamo kako to deluje pri paralelnem V/I vodilu, ima vsaka naprava svoj 8-bitni naslov, ki je znan krmilniku. Največje število krmilnikov na kanal je 8, torej je število vseh naprav na krmilniku lahko

10 Pri 370-XA je bila narejena sprememba. Vsaka naprava je bila povezana s podkanalom. Naslov naprave je enak naslovu podkanala in je vedno enak, ne glede na število možnih poti do naprave. Kanali še vedno fizično obstajajo, vendar so za programerja pomembni samo podkanali. Naslovi so 16-bitni, naprav je zato lahko največ Prenosi so sestavljeni iz 3 delov: 1. Izbira. Kanal ugotavlja ali obstaja naslovljena V/I naprava in ali je pripravljena za delo. 2. Prenos podatkov 3. Zaključno zaporedje Do 1983 je IBM uporabljal tri vrste paralelnih kanalov, ki so bile prilagojene različno hitrim napravam: Selektorski kanal je bil namenjen za priključevanje hitrih naprav Bajt-multiplekserski kanal za priključevanje počasnih naprav Blok-multiplekserski kanal združuje lastnosti selektorskega in bajt-multiplekserskega kanala. Z uvedbo 370-XA je prišlo do poenotenja paralelnih kanalov. Zdaj je vsak kanal bil sposoben delati na dva načina: eksplozijski način in bajt-multiplekserski način. 7 Programiranje kanalov Kanali nimajo svojega pomnilnika in imajo ukaze shranjene v glavnem pomnilniku. Kanali niso za programerja vidni, vidi samo podkanale, vsakemu pripada ena naprava. Vsak podkanal ima svoj 16-bitni naslov. Podkanal dobi naslov prvega ukaza takrat, ko CPE izvrši ukaz START SUBCHANNEL. To pove podkanalu, da vzame iz pomnilnika prvi kanalski ukaz in začne izvajati svoj program. Sestava kanalskega ukaza oz. CCW, format 0: op koda naslov polja v glavn. pomnilniku zastavice 0 / dolzina polja Oz. format 1: op koda zastavice 0 dolzina polja 0 naslov polja v glavnem pomn. 7

11 V vsakem CCW določa operacijska koda enega od šestih osnovnih ukazov: 1. Read. Ta ukaz zahteva branje podanega števila bajtov iz V/I naprave ter prenos v glavni pomnilnik. 2. Write. Ta ukaz prenese podano število bajtov iz glavnega pomnilnika v V/I napravo. 3. Read backward. Branje v obratno smer, recimo pri magnetnih trakovih. Tudi v glavni pomnilnik gre v padajočo smer. 4. Sense. Ta ukaz prebere stanje V/I naprave in ga prenese v gl. pomnilnik. 5. Control. Pošlje v krmilnik V/I naprave ukaz za krmilnik. 6. Transfer in channel. Tukaj gre ubistvu za skos na naslov, ki je podan v parametru naslov polja. Operacijska koda je dolga 8 bitov, kar je preveč za 6 ukazov, to pa zato ker je operacijska koda namenjena lahko tudi V/I krmilniku. Vsak CCW ima tudi zastavice z naslednjimi pomeni. 1. CD (Chain Data). Kadar je enak 1, to za podkanal pomeni, da naj prevzame naslednji CCW. Isti ukaz se mora nadaljevati z novimi podatki. Operacijska koda naslednjega CCW se ignorira. 2. CC (Chain Command). Kadar je enak 1, to za podkanal pomeni, da naj prevzame naslednji CCW z novo operacijsko kodo. 3. SLI (Suppress inocrrect Length Indication). Če se prenos konča preden se je preneslo toliko bajtov, kot jih vsebuje parameter dolžine polja, je to napaka. S SLI to ignoriramo. 4. SKIP Podatke beremo iz V/I naprave, vendar jih ne zapišemo v glavni pomnilnik. 5. PCI (Program Controlled Interrupt) Kadar podkanal prevzame CCW, v katerem je bit PCI enak 1, pošlje v CPE zahtevo za prekinitev. 6. IDA (Indirect Data Addressing) Kadar je ta bit aktiven, naslov ne pomani fizičnega naslova polja v pomnilniku, temveč fizični naslov začetka seznama fizičnih naslovov strani, ki sestavljajo polje. 7. S (Suspend) S pomočjo tega lahko začasno ustavimo delovanje kanala in ga kasneje nadaljujemo. 8

12 7.1 Aktiviranje kanalskega programa Za sproženje V/I programov poznamo več V/I ukazov. Vsi V/I ukazi so privilegirani in jih lahko uporabljamo samo, če delujemo v privilegiranem načinu. Najbolj pomemben je START SUBCHANNEL. Blok ORB je operand ukaza START SUBCHANNEL in se prenese v podkanal ob njegovem aktiviranju. Vsebuje parametre, ki jih bo uporabil podkanal. Tam notri so zaščitni ključ, interruption parameter ter fizični naslov prvega CCW. Je tudi bit F, ki določa format CCW-jev v kanalskem programu. 8 V/I procesorji pri CDC Cyber 170 CDC Cyber 170 ima bistveno drugačno V/I filozofijo kot pa IBM. Vsak računalnik ima od 10 do 20 V/I procesorjev, ki jim pravijo PPU (Peripheral Processing Units). Vsak PPU je ubistvu majhen samostojen računalnik z dolžino besede 12 bitov, 4096 besed velikim gl. pomnilnikom in priključkom na koordinatni sistem V/I vodil. Ima 64 ukazov, med katerimi so tudi aritmetični in logični. PPU-ji delujejo sinhronsko s CPE. V eni urini periodi CPE deluje natanko en PPU, medtem ko ostali stojijo. V naslednji deluje naslednji PPU in tako naprej. PPU je zato 10 krat počasnejši od CPE. Zanimivo je, da V/I naprave ne morejo prekinjati PPU-jev. Ti morajo zato pred prenosi izvesti program, ki bere stanje naprave in ugotovi, ali je naprava pripravljena. PPU-ji so nadrejeni CPE. Izvajanje V/I operacij je realizirano programsko in ne strojno. Če hoče nek program izvajati V/I operacijo, pusti ukaz v točno določeni pomnilniški lokaciji, katero periodično preverjajo PPU-ji. 9 Prenosne poti Vodilo je ubistvu skupek žic, ki ima odcepe. Pri enostavnih računalnikih imamo na eno vodilo na katerega so priključeni CPE, glavni pomnilnik, ter V/I krmilniki. Problem tukaj je, da CPE in glavni pomnilnik ne moreta komunicirati medtem ko komunicirajo V/I krmilniki in glavni pomnilnik. Zato velikokrat povežemo CPE in krmilnik pomnilnika točka-v-točko, isto glavni pomnilnik in krmilnik pomnilnika, potem pa z V/I vodilom povežemo krmilnik pomnilnika ter krmilnike V/I naprav. Naloge krmilnika pomnilnika je, da usklajuje zahteve po dostopih do pomnilnika, ki prihajajo iz CPE in V/I. Da se to dvoje lahko odvija istočasno uporabimo pomnilniško prepletanje. Poleg tega v primeru istočasnih zahtev do enega module krmilnik 9

13 pomnilnika poskrbi, da ena naprava počaka. 10 Osnovne vrste prenosov Signale lahko razdelimo v naslednje štiri signale: 1. Podatkovni signali. Po njih se prenašajo podatki, njihovo število je zato enako največjemu številu bitov, ki se prenašajo naenkrat (širina prenosne poti). 2. Naslovni signali. Določajo pomnilniški naslov ali pa naslov V/I naprave 3. Kontrolni signali. Določajo smer prenosa, število prenesenih bitov ter časovno zaporedje dogodkov med prenosom. Rečemo jim tudi prenosni atributi. 4. Urin signal. Lahko imamo ločene poti za vsako od teh vrst signalov, lahko pa po istih poteh multipleksiramo signale, torej da po eni poti recimo prvo prenašamo naslovne, potem pa podatkovne signale. Od Pentium Pro naprej uporabljajo iste linije za naslovne in večino kontrolnih signalov. Prenos vedno zahteva in vodi ena enota, ki ji pravimo gospodar. Gospodar generira naslovne in kontrolne signale, pri pisanju pa tudi podatkovne. Vsi ostali na prenosni poti so sužnji. Nekatere enote, recimo gl. pomnilnik, so vedno sužnji, druge pa so lahko oboje (recimo DMA krmilnik). 1. Gospodar postavi naslovne signale v stanje, ki ustraza naslovu. 2. Gospodar s kontrolnimi signali poda smer prenosa ter število bitov, ki naj se prenesejo. 3. Pri vsakem prenosu je treba nekako povedati kdaj se začne in kdaj se zaključi. To se naredi z aktivacijo oz. deaktivacijo enega od kontrolnih signalov. Vse enote opazujejo signal za začetek prenosa in ob aktivaciji primerjajo svoj naslov z naslovom ki je na naslovnih signalih. Enota ki je naslovljena naredi prenos. Glede na način določanja začetka in konca razlikujemo sinhronski prenos in asinhronski prenos Pri sinhronskem prenosu je čas prenosa vedno enak. Slabost tega je, da morajo enote vedno delovati s hitrostjo najpočasnejše enote, saj mora čas prenosa biti toliko počasen, da najpočasnejši enoti ustreza. Pri asinhronskem 10

14 prenosu se pa prenos konča, ko izda naprava potrditveni signal. Pri sinhronskem in asinhronskem načinu je prenos pravilen le, če je zadoščeno časovnim parametrom enot, ki so udeležene pri prenosu. Med njimi so najpomembnejši naslednji trije: 1. Vzpostavitveni čas. Enota, ki sprejema informacijo, mora imeti pred zaključkom prenosa na svojih podatkovnih signalih prisoten stabilen podatek nek minimalen čas, ki mu rečemo vzpostavitveni čas. Podan je v specifikaciji vsake enote. 2. Čas dostopa. Pri branje je definiran kot čas, ki preteče od trenutka vzpostavitve naslovnih in kontrolnih signalov do trenutka, ko naslovljena enota da podatek na podatkovne signale. Pri pisanju je čas, ki preteče od trenutka vzpostavitve naslovnih, podatkovnih in kontrolnih do trenutka, ko so ti zapisani v enoto. 3. Držalni čas. Pri nekaterih napravah moraj biti podatki prisotni še nek čas po zaključku prenosa. Da je dobra izkoriščenost (da CPE ne čaka na podatke brez dela), morajo biti prenosne poti hitre. Vidimo da lahko zadošča t zak + t dostop + t vzpostavitveni 2T Vendar moramo upoštevati da je zakasnitev τ približno 1,4ns pri dolžini prenosne poti 20cm. Ker morajo pri branju signali najprej pripotovati do naslovljene enote in nazaj, je pogoj za pravilen prenost določen z 2τ + t zak + t dostop + t vzpostavitveni 2T Torej celo pri neskončno hitrih vezjih časa prenosa ne moremo zmanjšati pod 2τ. 11 Sinhronski in asinhronski prenosi Pri sinhronskih prenosih je čas prenosa vedno enak celemu številu urinih period, torej nekemu času T. Če imamo na vodilu več naprav, mora ta prenosni čas ustrezati najpočasnejši napravi. Pri asinhronskih prenosih pa čas prenosa ni v naprej določen. Začetek je enak kot pri sinhronskem, zaključek pa drugačen. Prenos se zaključi ob koncu urine periode, v kateri naprava aktivira potrditveni signal. Razlika med sinhronskim in asinhronskim je manjša kot se zdi, saj če naprava takoj generira potrditveni signal, potem to deluje tako kot da bi bil sinhronski način. Večina vezij ima še nek časovnik, ki javi napako, če predolgo časa ne dobi potrditvenega signala. 11

15 12 Eksplozijski in protokolski prenosi Pri eksplozijskem prenosu samo enkrat pošljemo zahtevo za prenos in naslovne signale ter prenosne atribute, potem se pa eden za drugim pošlje več podatkov (tipično 4, 8, ali 16) ki so na sosednjih naslovih. t dostop + t vzpostavitveni T Naslednji korak so protokolski prenosi, pri katerih odpravimo presledke med posameznimi eksplozijskimi prenosi tako, da ločimo pošiljanje naslova in kontrolnih signalov od pošiljanja podatkov. Naslovu in kontrolnim podatkom rečemo ukaz. Te naslove pošljemo enega za drugim, naprava jih sproti shranjuje in potem generira zaporedno podatke za njih takoj ko lahko. 13 Izvorni sinhronski prenosi Ker so različni čipi od izvora ure različno oddaljeni, pride ura zamaknjeno do njih. Zato velja ubistvu t dostop + t vzpostavitveni T t zamik kjer je t zamik urin zamik. Nekako moramo zato odpraviti vpliv urinega zamika, saj je pri večjih hitrostih ure vse bolj pomemben. Zato enota, ki pošilja podatke poleg podatkov pošlje tudi sinhronizacijski signal (strobe signal), ki ima fronto v času trajanja velijavnosti podatkov. Ker potujejo podatki in strobe signal po približno isti poti, so približno isto zakasnjeni. 14 Osnovne lastnosti digitalnih vezij Standardna digitalna vezja, ki se uporabljajo za realizacijo lepila so narejena v bipolarni ali v komplementarni MOS (CMOS) tehnologiji Bipolarna tehnologija V bipolarni tehnologiji so zgrajena TTL in ECL vezja. ECL vezja so najhitrejša, vendar se pri mikroprocesorskih sistemih redko uporabljajo. Med TTL vezji so najbolj znana tista z oznako 74/75, ki so se pojavila pri firmi Texas Instruments. Danes jih proizvajajo skoraj vse mikroelektronske firme. 74 so za standardno temperaturno območje, 54 pa za vojaško. Poleg 12

16 tega so 74 razdeljena v 6 družin: 74, 74S, 74LS, 74AS, 74ALS in 74F. Razlika med njimi je v moči, ki jo rabijo za delovanje, in v hitrosti. Vse naštete TTL družine uporabljajo iste napetostne nivoje in jih zato lahko pri uporabi mešamo. Napajalna napetost je +5V. Pri inputu je 0 do 0,8V, 1 pa nad 2,0 volta. Pri outputu je 0 do 0,4V, 1 pa nad 2,4V CMOS tehnologija Razvoj CMOS vezij je zaradi zapletene tehnologije potekal nekoliko počasnejše od TTL vezij. Tudi pri CMOS je najbolj znana 74 družina. CMOS in TTL vezja brez dodatnih komponent niso združljiva. Imamo pa posebne CMOS in TTL 74-ke, ki se jih da mešati med sabo. CMOS porabi manj moči v mirovanju kot TTL, ima pa zato TTL večjo izhodno moč. Napajalna napetost je od +2V do +6V. Pri inputu je 0 do 1,5V, 1 pa nad 3,5 volta. Pri outputu je 0 do 0,33V, 1 pa nad 4,5V Zakaj čim manjše napetosti Poraba energije narašča s kvadratom napajalne napetosti Slabosti TTL P = CU 2 2 f Pri TTL je široko prepovedano območje U = 2, 4V 2V = 2V, kar pripelje do motenj v sosednjih vezjih. Danes se za velike hitrosti uporabljajo druge tehnologije. Najbolj zanani sta GTL in GTL+ (Ganning Transistor Logic). Intel uporablja GTL+, kjer je pri vhodu 0 do 0,9V in 1 nad 1,1V, pri izhodu pa 0 do 0,65V in 1 nad 1,5V Odpornost proti šumu V vsakem digitalnem sistemu so prisotni nezaželeni motilni signali. Ker je šum vedno prisoten, morajo biti digitalna vezja narejena tako, da delujejo pravilno kljub šumu. Če gledamo razliko med 0 pri izhodu in 0 pri vhodu pri TTL vezjih, vidimo da je to najmanj 0,4V. V visokem je pa najmanj 1V. Če šum postane večji od tega, vezje ne deluje več pravilno. 13

17 14.6 Vhodna obremenitev digitalnih vezij Če primerjamo največje izhodne tokove I OHmax in I OLmax lahko izračunamo, koliko TTL vhodov neke družine lahko priključimo na izhod TTL ali CMOS vezja. Primerjava kaže, da znotraj vsake TTL družine lahko priključimo na en izhod najmanj 10 vhodov. Rečemo da je fanout enak 10. Dokler ne mešamo družin vezij nam teh lastnosti ni treba poznati dovolj je da vemo, da je fanout 10. Breme, ki je v nizkem stanju izvor -1,6mA toka, v visokem stanju pa ponor 40µA, se označuje z izrazom standardno TTL breme. Breme, ki je v nizkem stanju izvor -0,4mA toka, v visokem stanju pa ponor 20µA, se označuje z izrazom standardno LS TTL breme Izhodi vrste tri-state in open collector Izhodi večine TTL in CMOS vezij so narejeni z dvema tranzistorjema. Pri gradnji digitalnih sistemov se pojavijo primeri, ko želimo, da se izhod odklopi od linije na katero je priključen. To je pogosto pri vodilih, kjer se preko istih linij prenaša podatke od večih naprav. Tu ne gre za trojiško logiko. Tretje stanje je preprosto odklop izhoda od linije na katero je povezan. Temu rečemo visoka impedanca oz. Hi-Z. 15 Boolova algebra Pri načrtovanju digitalnih sistemov običajno delamo tako, da zanemarimo elektronsko naravo logičnih vezij iz katerih jih gradimo in jih jemljemo kot idealna. To na omogoča, da pri delu uporabimo Boolovo algebro. 16 Kombinatorična vezja Kombinatorična vezja so taka vezja, pri katerih je stanje izhoda odvisno samo od trenutnega stanja vhodov. To pomeni, da izhod ni odvisen od preteklih stanj vhodov. Kombinatorična vezja nimajo spomina Multiplekserji in demultiplekserji Multiplekser je kombinatorično vezje, ki izmed več vhodov izbere enega in ga poveže na skupni izhod. Multiplekser z 2 k vhodi potrebuje k kontrolnih vhodov, ki jim pravimo vhodi za izbiranje. Demultiplekser dela ravno obratno. 14

18 16.2 Dekodirniki in kodirniki Binarni dekodirnik je vezje, ki ima n vhodov in 2 n izhodov. V vsakem tranutku je aktiven natanko eden od izhodov. Kodirniki delajo ravno obratno. 17 Sekvenčna vezja S kombinatoričnimi vezji lahko realiziramo veliko, vendar ni dovolj za realizacijo mikroprocesorskih sistemov. Za to rabimo vezja, ki imajo neko notranje stanje oz. vezja, ki niso odvisna samo od trenutnih vhodov, ampak tudi od prejšnjih vhodov. S kombinatoričnimi vezji to lahko kdaj dosežemo tako, da izhode napeljemo nazaj na vhode Asinhronska sekvenčna vezja Vezja, ki si pomnijo neko stanje in niso odvisna od ure. Najbolj enostaven je SR flip-flop, ki ga lahko nastavimo na 1 ali na 0, sprememba izhoda se pa zgodi asinhronsko. Asinhronska vezja znajo biti nestabilna, ker propagirajo zakasnitev in ne vemo točno kdaj se bo stanje zamenjalo Sinhronska sekvenčna vezja Pri sinhronskih vezjih se stanje spreminja samo ob točno določenih trenutkih. To dosežemo z uporabo urinega signala. Vse sprememeb se zgodijo ali ob pozitivni ali pa ob negativni fronti. Najbolj se uporabljata JK flip-flop in D flip-flop. Register pomeni več flip-flopov skupaj, Lahko hrani več bitov informacije.števci so registri, ki ob urinih impulzih povečujejo ali zmanjšujejo svojo vsebino. 18 Motorola prekinitve ima tri vhode IPL0 - IPL2 preko katerih dobiva zahteve za prekinitev. Poleg tega pozna tudi pasti. S pravilno binarno kombinacijo IPL0 - IPL2 tvorimo prekinitev z določeno prioriteto. Če je nivo prioritete prekinitve višji od bitov I0 - I2 v SR registru, se začne servisiranje še preden pride v izvajalni segment cevovoda (segment 5) nov ukaz. Ukazi v prejšnjih štirih segmentih se ne izvršijo. Zaporedje korakov pri servisiranju je naslednje: 15

19 1. Aktivira se signal IPEND. To se zgodi takoj, ko ugotovi dovolj visok nivo zahteve. S tem sporoči zunanjim enotam, da bo začel servisirati prekinitev. 2. Trenutno stanje SR se shrani v začasni register. Bit S v SR se postavi na 1 (gre na nadzorni način), biti I0 - I2 pa na vrednost, ki je enaka nivoju servisirane prekinitve. 3. Izvede prekinitveno prevzemni cikel, v katerem dobi od prekinjajoče naprave številko vektorja. Signala TT0-TT1 sta v visokem stanju, kar pove da je v teku prekinitveno prevzemni cikel. Na signale TM0 - TM2 gre I0 - I2, torej nivo prekinitvene zahteve. Vse prekinjajoče naprave primerjajo signale TM0-TM2 z lastnim prekinitvenim nivojem. Tista, ki ugotovi enakost, da na signale D0-D7 številko vektorja. 4. Ko dobi številko vektorja, shrani stack frame v sklad. 5. Iz številke vektorja se tvori 32-bitni vektor tako, da se s 4 pomnožena števlika vektorja prišteje k vsebini registra VBR prebere v PC 32-bitno vrednost z naslova na katerega kaže vektor. 6. Z ukazom RTE se vrne iz prekinitve, vrne informacije stanja iz sklada. 19 Prenosi pri Nepodaljšani dostop (bralni ali pisalni) traja dve urini periodi. Pogoj je, da se potrditveni signal RDY aktivira najmanj 8ns pred tretjo pozitivno fronto CLK (oz. pred koncem druge urine periode). Sicer začne vstavljati čakalne urine periode. Vsak dostopni cikel se prične z aktiviranjem signalov A2-A31 in prenosnih atributov, ki postanejo stabilni največ 22ns po prvi pozitivni fronti CLK. Z izrazom prenosni atributi označujemo signale ADS, W/R, BE0-BE3, M/IO, D/C, LOCK, PWT in PCD. Znak za začetek novega prenosa je aktiviranje signala ADS največ 22ns po prvi pozitivni fronti Bralni cikel Pri bralnem ciklu mora naslovljeni element aktivirati signal RDY in dati zahtevano informacijo na signale D0-D31 najmanj 5ns pred tretjo pozitivno fronto CLK. Če aktivira naslovljena enota BS8 ali BS16 lahko dosežemo, da se prenaša največ 16 ali 8 bitov. 16

20 19.2 Pisalni cikel Podobno kot bralni cikel, le da mora najkasneje 22ns po drugi pozitivni fronti CLK postaviti informacijo na podatkovne signale D0-D Eksplozijski cikel Pri eksplozijskem ciklu lahko prenesemo 128 bitov v enem ciklu. V resnici gre za 4 32-bitne prenose znotraj istega cikla. Da gre za eksplozijski prenos ugotovi pomnilnik iz stanja signala BLAST v drugi periodi cikla. Če je neaktiven, je to znak da namerava izvesti eksplozijski prenos. Pri eksplozijskem prenosu se spreminjajo samo signali BE0 - BE3, A2 in A3. A4-A31, M/IO, D/C in W/R ostanejo taki kot so. Če BRDY ni aktiven ob vsaki pozitivni fronti CLK, prične vstavljati čakalne periode. 20 Prekinitve pri ima dva vhoda INTR in NMI preko katerih dobiva zahteve za prekinitev. Poleg tega pozna tudi notranje prekinitve oz. pasti. Zunanje enote dajejo prekinitvene zahteve na vhod INTR. Vhod NMI je rezerviran za posebne namene. Prekinitev na INTR se upošteva samo, če je bit IF (INTR enable Flag) v registru EFLAGS enak V skad se shrani trenutno stanje programskega števca EIP, segmentnega registra CS in registra EFLAGS izvede prekinitveno prevzemni cikel, v katerem dobi od prekinjajoče naprave številko vektorja. Prekinitveno prevzemni cikel sestavljata dva zaporedna cikla med katerima so 4 čakalne periode. V prekinitveno prevzemnem ciklu so vsi trije signali M/IO, D/C in W/R v nizkem stanju. To pove enotam, da gre za prekinitveno prevzemni cikel. Signal A2 je v prvem ciklu enak 1, v drugem pa 0. V prvem ciklu se ne prenašajo podatki, služi le kot obvestilo za prekinitveni krmilnik. V drugem ciklu da prekinjajoča naprava na D0-D7 številko prekinitvenega vektorja. Ko se zgodi NMI namesto INTR je postopek podoben, vendar se stanje bita IF v registru EFLAGS ne upošteva in prekinitveno prevzemni cikel se ne izvede. Namesto tega vedno uporabi številko vektorja 2. 17

21 21 Pentium Pro - protokolski eksplozijski prenos Naslovi in atributi predstavljajo ukaz za prenos. Ukaz je lahko: arbitraža, request, napaka, vohunjenje, odziv, podatki. Prvo se pošlje naslov in potem atributi, skupaj je to ukaz. 22 Quad Pump S tehnologijo Quad Pump, ki je izvorno sinhronski protokolski eksplozijski prenos, so dosegli, da se v eni urini periodi naredijo 4 prenosi podatkov. Za rešitev električnih problemov (odboji, presluh) so za uro vpeljali simetričen prenos z diferencialnimi sprejemniki, ki gledajo razlike med periodami. Pri eksplozijskem prenosu, ki traja 4 urine periode, se prenese 16 podatkov, torej 128B: = 128B 23 Bralni pomnilnik (ROM) Glavna prednost bralnih pomnilnikov je to, da so obstojni njihovi podatki se obdržijo tudi po tem, ko jim izklopimo vir napajanja. Zaradi tega se bralni pomnilniki uporabljajo v vseh računalnikih. V večjih sistemih kot je npr. PC so tam shranjeni zagonski programi, ki poskrbijo da se v bralnopisalni pomnilnik prenese operacijski sistem. V ROM se shranjujejo ukazi, tabele in podobni kompleksni vzorci bitov. ROM čipi se proizvajajo predvsem v organizaciji x 8. Mask ROM so po naročilu narejeni čipi, ki jim vsebino vgradijo v tovarni. Tam pretvorijo uporabnikovo specifikacijo vrednosti bitov v maske, s katerimi naredijo čip. Pri pomnilniški celici pomeni prisotnost tranzistorja 1, odsotnost pa 0, ali pa obratno. Tipične velikosti: 32K x 8, 64K x 8, 128K x 8, 256K x 8, 512K x 8 in 1M x 8. Dostopni časi se gibljejo od 100 do 300ns. 24 PROM PROM pomeni programmable ROM. Z njimi označujemo ROMe, ki imajo varovalko. Nov PROM ima vse bite postavljene v stanje 1, potem pa uporabnik s programatorjem prežge varovalke določenih celic in tako naredi, da ima čip želeno vsebino. 18

22 25 EPROM EPROM so danes (leta 1993, haha) najbolj popularna vrsta bralnih pomnilnikov. EPROM pomeni erasable programmable ROM. Kot pomnilniška celica služi MOSFET tranzistor s plavajočimi vrati, ki jih je mogoče električno nabiti s prebojem izolacijske plasti vrat. S tem se v plavajočih vratih shrani majhen električni naboj (okrog 10 6 elektronov), ki se zaradi kvalitetnega dielektrika ohrani zelo dolgo. Ko ga enkrat sprogramiramo s tem, da ga izpostavimo visokim voltažam, ga lahko zbrišemo le z uporabo UV svetlobe. Pri EPROMih je število brisanj in programiranj omejeno. Ponavadi je to tam okrog 100. Proizvajalci garantirajo, da se obdržijo podatki na EPROMih 10 let, vendar pri tem predpostavljajo najslabše možne pogoje. Tipične velikosti: 32K x 8 do 1M x 8. Tipični dostopni časi pa so od 100 do 300ns. 26 EEPROM EEPROMi so po zgradbi in delovanju zelo podobni EPROMom. Tudi oni uporabljajo kot pomnilniško celico MOSFET tranzistor s plavajočimi vrati in hranijo informacijo v obliki naboja. Za brisanje ne potrebujejo UV svetlobe brišemo jih lahko električno. Brisanje vsebine se doseže s povišano napetostjo, ki povzroči Fowler-Nordheim tunelski efekt. Ker novejši EEPROMi iz 5V sami tvorijo 12V, lahko EEPROMe programiramo brez da jih jemljemo iz podnožja. Pisanje (brisanje + pisanje) je tipično krat počasnejše od branja. Število pisanj je omejeno, tipično pod Flash EEPROM Pri Flash EEPROMih lahko izbrišemo samo celoten čip (od tod beseda flash). Brisanje posameznih besed ni možno. Ponavadi so čipi razdeljeni na bloke, tako da lahko brišemo samo en blok naenkrat. Poznamo dve vrsti flash EEPROMov. NAND flash EEPROMi imajo kapaciteto do 8 Gbit na čip, medtem ko NOR flash EEPROMI imajo 0,56 Gbit na čip, vendar so hitrejši in preprostejši za uporabo. Problemi so počasno pisanje (v primerjavi z branjem), trajanje, ter št pisanj, ki je pod

23 28 SRAM Glavna razlika med RAMi in ROMi je to, da so ROMi obstojni, medtem ko so RAMi neobstojni (volatile) njihova vsebina se izgubi ob izgubi napajanja. Po vklopu je vsebina nedefinirana. Pri statičnemu RAMu (SRAM) je pomniniška celica zgrajena kot flipflop. Ta je običajno narejen iz šestih MOS tranzistorjev. Bit, ki ga zapišemo v SRAM celico ostane nespremenjen, dokler ga ne prepišemo ali dokler ne izgubimo napetosti. Največkrat so izdelani v CMOS tehnologiji in imajo čas dostopa od 10ns do 150ns. Hitrejši, vendar manjši in energijsko požrešnejši so bipolarni ECL SRAM čipi, kjer je čas dostopa blizu 1ns. Branje je popolnoma enako kot pri EPROMih, pri pisanju je pa treba na podatkovne signale dati podatek dovolj zgodaj pred zaključkom cikla. Pri večini SRAMov je pisalni cikel mogoče zaključiti ali s prehodom signala R/W v neaktivno stanje ali s prehodom signala CE v neaktivno stanje. Maksimalna velikost tam okoli 128 Mbit. To, da je statični, pomeni da ga ni treba osveževati (v kontrastu z DRAMi). Tipični signali za kontrolo SRAMA so W/R, CE in OE. V stanju pripravljenosti, ko CE ni aktiven, porabi zelo malo energije. 29 DRAM Pri dinamičnih RAMih je pomnilniška celica zgrajena iz enega tranzistorja, informacija pa je shranjena v obliki električnega naboja na parazitski kapacitivnosti pri tranzistorju. Ta kapacitivnost je zelo majhna: tipično znaša 10fF. Ker je informacija shranjena v obliki naboja so na prvi pogled DRAM celice podobne EPROM in EEPROM celicam, vendar podobnost ni velika. Pri DRAM se kondenzator izprazni v nekaj 10 milisekundah, pri EPROMih in EEPROMih je pa ta čas 10 let. Ker so enostavnejši po zgradbi je v en DRAM čip mogoče vgraditi približno štirikrat več celic kot na en SRAM čip. Bit, ki ga zapišemo v DRAM celico zato v zelo kratkem času izgine, zato moramo konstanto osveževati bitno ravnino. Ponavadi osvežujemo vsake 64ms. Da bi zmanjšali število nožic pri DRAMih razdelimo naslovne signale v dve polovici. Prva polovica določa vrstico, druga pa stolpec naslovljenega bita (ali besede pri organizacijah x 8). To je ubistvu multipleksiranje, tako da moramo povedat čipu kdaj je na naslovnih signalih vrstica, kdaj pa stolpec. DRAMi imajo zato namesto CE signala dva signal RAS (Row Address 20

24 Strobe) in CAS (Column Address Strobe). Ko se oba deaktivirata je dostopnega cikla konec. 1. Pojav naslova vrstice na naslovnih vhodih recimo A0-A Aktiviranje RAS signala. Čip shrani naslov vrstice, ki po preteku držalnega časa 10ns ni več potreben. Branje je destruktivno. Vrstica se izbriše in se shrani v register vrstice. 3. Pojav naslova stolpca na A0-A Aktiviranje CAS signala (ne prej kot 20ns po aktiviranju RAS). Čip shrani naslov stolpca, ki po preteku držalnega časa 15ns ni več potreben. Pri branju se po največ 20ns na podatkovnem izhodu Dout pojavi prebrani podatek, ki ostane prisoten dokler sta RAS in CAS aktivna. Pri pisanju se podatek na podatkovnem vhodu Din interno ob aktivnem prehodu CAS interno shrani in nato zapiše v naslovljeno celico. Po držalnem času 10ns ni več potreben. To je zgodnje pisanje, kjer je smer izbrana pred CAS. Druga vrsta je branjepisanje, kjer se prvo pojavijo podatki na Dout potem se pa ob prehodu WE na nizko stanje podatek na Din interno srani in zapiše. 5. Deaktiviranje CAS povzroči, da gre Dout v Hi-Z. 6. Po koncu dostopa mora biti signal RAS v neaktivnem stanju najmanj 60ns, preden se lahko prične naslednji dostop (precharge čas, ki je potreben da se iz registra vrstice zapiše nazaj v pomnilniško ravnino). Čas dostopa od začetka cikla ni daljši od 80ns, ampak se naslednji dostop lahko prične šele čez 150ns. Če je DRAM razdeljen na recimo 8 bitnih ravnin, potem ima vsaka svoj register vrstice Page mode Pri page mode dostopu dostopamo do lokacij v isti vrstici. Dogajanje je podobno navadnim dostopom, le da se naslov vrstice ne spreminja. RAS pustimo aktiven, potem pa lahko z naslovom stolpca in signalom CAS dostopamo do poljubne lokacije v izbrani vrstici. Te cikli so preprostejši, zato so page mode dostopi tipično približno deset krat hitrejši od običajnih. To nam pride prav ko prenašamo predpomnilniške bloke. 21

25 29.2 Osveževanje DRAM moramo non stop osveževati, ker se sicer izgubi naboj na tranzistorjih. Vsakič ko se aktivira RAS signal, se vrstica, ki jo določajo naslovni signali, tudi osveži. Vendar to ni dovolj, saj je treba DRAM osveževati sistematično in periodično. Poznamo več načinov. 1. Osveževanje z bralnimi cikli. Če zagotovimo, da se v času ene osveževalne periode prebere vsaka vrstica najmanj enkrat, je s tem zagotovljeno tudi pravilno osveževanje. Programsko osveževanje se uporablja zelo redko, ker trati CPE čas. Lahko pa za branje uporabljamo DMA krmilnik, ki ga inicializiramo tako, da v predpisanem času prebere vse vrstice. Če to hočemo, se morajo za naslov vrstice uporabljati spodnji naslovni biti, ker znajo skoraj vsi DMA krmilniki spreminjati naslove samo za +1 in Osveževanje s pisalnimi cikli. Redko se uporablja, ker ne vemo kaj je bilo prej v pomnilniku, mogoče samo pri kakšnih posebnih aplikacijah kjer se vedno piše. 3. Osveževanje s samo RAS cikli. Poleg bralnega in pisalnega cikla poznajo vsi DRAM čipi takoimenovani RAS only cikel. V tem ciklu se aktivira samo RAS, medtem ko mora ostati CAS neaktiven. WE se ignorira in nimamo branja ali pisanja. To se ponavadi naredi s posebno osveževalno logiko. Neko vezje npr. vsakih 15 mikrosekund naredi samo RAS cikel. Potreben je tudi 10-bitni števec naslovov A0-A9. 4. Osveževanje s CAS pred RAS cikli. CAS before RAS omogoča preprostejšo dodatno osveževalno logiko. CAS pred RAS cikel uporablja števec naslovov, ki je vgrajen v sam čip in se na koncu cikla avtomatsko poveča za 1. Zunanji števec ni potreben. Čip prepozna CAS pred RAS cikel tako, da se CAS aktivira pred RAS. 30 SDRAM SDRAM pomeni sinhronski DRAM. Medtem ko je dostop pri DRAMu asinhron, torej se odziva na spremembe v vhodih čim hitreje, deluje SDRAM po urini periodi. Je ubistvu asinhronski DRAM z registri. Ima poudarek na page mode dostopu ter ima nekakšno preprosto cevovodno delovanje. Naslednjo operacijo lahko zahtevamo še preden je prejšnja končana. Vsi signali (RAS, CAS, WE, A0-A31, D0-D7) se shranijo v registe ob aktivni fronti ure. Višja hitrost, ker ni več potrebno paziti na pravilen časovni razmak med signali 22

26 RAS in CAS in zaradi cevovodnega izvajanja ni potrebno čakati, da se izvrši dani ukaz preden izstavimo naslednjega. Latenca je večja kot pri SDRAMu, večja hitrost se pokaže pri page mode dostopu DDR SDRAM DDR pomeni double data rate. Za razliko od SDR SDRAMa, doseže DDR SDRAM večjo pasovno širino tako, da prenaša podatke na pozitivni in negativni fronti urinega signala. V praksi se to pozna kot dva krat hitrejši prenos kot pri SDRAMu. Tako povečanje hitrosti je zaradi kombinacije eksplozijskega načina prenosa in prefetch registra. Najprej se izda ukaz za odpiranje vrstice. S tem se prenese vsebina iz bitne ravnine v register vrstice. Z ukazom za branje stolpca se prenesejo naenkrat 2, 4 ali 8 sosednjih bitov v prefetch register. Iz prefetch registra se ob vsaki fronti prenese na podatkovne signale 1 bit. Vsaka bitna ravnina ima svoj prefetch register, ki je pa zelo blizu nožic čipa, zato je dostop do prefetch registra veliko hitrejši. Vsi prenosi so dolžine 8 in so eksplozijski DDR2 in DDR3 DDR2 ima višje frekvence ure, izvorno-sinhronski način, 4-bitni prefetch, 2 urina signala. Simetrična sta in je manj presluha. DDR3 ima 8-bitni prefetch Podajanje časovnih parametrov Zaradi sinhronskega delovanja se parametri podajajo v številu urinih period, vendar so te periode izračunane iz časov t RAS, t CAS, ki jih navajajo za vsak čip. Če imamo podane latence recimo , pomenijo to: CAS latenca, RAS to CAS delay (čas za odpiranje vrstice), row precharge (zapiranje vrstice) ter row-active to precharge Standardizirane frekvence za DDR3 400MHz - 800M prenosov/s - 6,4GB/s 666MHz M prenosov/s - 10,7GB/s 800MHz M prenosov/s - 12,8GB/s 23

27 30.5 Preslikava naslovov v pomnilniške lokacije pri DDR3 Intel procesorji imajo A 3, A 4, A 5,..., A 36, A 37 naslovne signale. MCH je povezan z dvema kanaloma (kanal 0, kanal 1) do (tipično) DDR2 RAMov. Vsak kanal je za en DIMM. Pri DDR3 je dolžina vrstice tipično 1K = A 3, A 4, A 5 določajo stolpec. Ni izbire, ker se vedno prenese 64B blok. A 6 izbira kanala A 7, A 8,..., A 13 stolpec, ker se ti naslovi ne spreminjajo. A 3, A 4, A 5, A 7, A 8,..., A 13 določajo torej stolpec. A 14,..., A 37 določajo vrstico. Od tega A 14, A 15, A 16 določajo modul (DDR2, DDR3 imajo po 8 modulov na čip), potem so pa od A 17 naprej vrstice v modulu Core i7 Prenosi so še vedno dolžine 64B, kar pomeni 8 zaporednih prenosov. A 3, A 4, A 5 obvezno določajo stolpec. Število kanala je ostanek pri deljenju naslova s 3, naslov znotraj kanala je pa kvocient A 6,A 7,...,A 37 A 3 6, A 7,..., A 37 Stolpec: A 6,..., A 12 Modul: A 13,..., A 15 Vrstica: A 16,..., A Priključevanje pomnilniških in drugih naprav 31.1 Procesorji, ki ne uporabljajo protokolskega prenosa Priključevanje naprav na procesorje, ki ne uporabljajo protokolskega prenosa je dokaj enostavno. Rabimo podati signal za začetek prenosa, prenosne atribute, opraviti naslovno dekodiranje (lahko je popolno ali nepopolno). Pri popolnem dekodiranju je preslikava enolična, torej ima vsaka pomnilniška lokacija ali V/I register točno en naslov. Pri nepopolnem dekodiranju pa, da bi naredili dekodirne funkcije enostavnejše, uporabimo manj bitov, kar posledično pomeni da ima ena lokacija lahko več naslovov. 24

28 31.2 Procesorji, ki uporabljajo protokolski prenos To je bolj zapleteno, potrebujemo pomnilnik tipa FIFO, ki hrani ukaze in logiko, ki te ukaze izvršuje enega za drugim. 32 Prekinitveni krmilniki 32.1 PIC 6828 prekinitveni krmilnik Pri Motorola 68xx družini se uporabljajo poenostavljene vektorske prekinitve vektor je fiksen. Na naslovih FFF8 in FFF9 je 16-bitni naslov začetka PSP. Pojavita se dva problema: 1. Vektor je samo eden in ga ni mogoče spreminjati. 2. Signal iz katerega bi se videl odziv na prekinitveno zahtevo ne obstaja Iz CPE ni mogoče razbrati, kdaj se odzove na prekinitev. Ima 8 prekinitvenih vhodov: IN0 - IN7. Naslovni signali A 1, A 2, A 3, A 4 se preslikajo v signale Z 1, Z 2, Z 3, Z 4. Ob pojavu naslovov FFF8 in FFF9 se naslovni biti A 1 do A 4 preslikajo v bite Z 1 do Z 4. Pri vseh ostalih naslovih so biti Z 1 do Z 4 vedno enaki A 1 do A 4. Isto velja tudi pri naslovih FFF8 in FFF9, če na prekinitvenih vhodih IN7 do IN0 ni prekinitvenih zahtev. Kadar pa so, se upošteva tista z najvišjo prioriteto in biti A 1 do A 4 se preslikajo v Z 1 do Z 4, da se navidez zdi, kot da se generirajo naslovi med FFE8 in FFF9. Če prekinitve ni prisotne, se samo preslikajo naprej signali. Ugnezdene prekinitve se pa vršijo tako, da je v krmilniku 4-bitni register v katerega mora programer zapisati prioriteto trenutno izvajajočega PSP. Če je prekinitvena zahteva manjša ali enaka po prioriteti, se ignorira. PSP mora shraniti trenutno vsebino 4-bitnega registra in nastaviti 4-bitni register na prioriteto tega PSP Intel PIC 8259A prekinitveni krmilnik Intel PIC 8259A prekinitveni krmilnik je bolj zapleten od PIC Uporablja vektorske prekinitve in prekinitveno prevzemni cikel. Ima 5 8-bitnih registrov, v katere se lahko samo piše, 2 8-bitna registra, ki se lahko samo bereta ter 8-bitni register maske, ki je bralno-pisalni. Gledano iz mikroprocesorja je videti kot dve vhodno-izhodni lokaciji dostop do registrov je zato možen samo z upoštevanjem pravil za naslavljanje. Lahko deluje na način, ki je prilagojen 8080 (trije cikli) ali na način, ki je prilagojen 80X86 (dva cikla, v prvem ni prenosov). 25