PROIECTAREA UNEI STRUCTURI CU MICROPROCESOR

Transcript

1 PROIECTAREA UNEI STRUCTURI CU MICROPROCESOR 1 Proiectarea unei structuri cu microprocesor În acest capitol ne propunem să proiectăm o structură simplă cu microprocesor. Deoarece la ora actuală marea majoritate a sistemelor de pe piaţă (în special cea românească) au la bază familia Intel de procesoare, vom porni în analiza noastră de la microprocesorul Structura pe care o dezvoltăm în jurul acestui procesor, împreună cu resursele necesare funcţionării ca modul independent, conţine o serie de restricţii de proiectare grupate sub forma unor specificaţii de proiectare. Structura proiectată are un pronunţat caracter didactic SPECIFICAŢIILE DE PROIECTARE Specificaţiile de proiectare ale structurii cu microprocesor sunt următoarele: 1. Unitatea centrală de prelucrare este organizată în jurul microprocesorului 8086/ Unitatea centrală de prelucrare acceptă coprocesor matematic (în modul maxim). 3. Memoria principală este structurată din punct de vedere funcţional în: Memorie RAM dinamică având capacitatea de 256/512 K, realizată cu capsule 64Kx1. Memoria RAM este prevazută cu bit de paritate la nivel de octet. Memorie EPROM având capacitatea de 8 64K. Se constituie în trei bancuri: două pentru BIOS şi unul pentru eventualele programe de test necesare depanării. Capsulele folosite vor fi 2716(2Kx8), 2732(4Kx8), 2764(8Kx8), 27128(16Kx8). 4. Interfaţa cu tastatura, care asigură o cuplare serială a tastaturii în condiţiile în care logica de pe placa de bază transformă informaţia în paralel, furnizând către microprocesor informaţia paralelă de la tastatură. Interfaţa furnizeză din punct de vedere logic coduri de scanare, unul la apăsarea tastei, iar celalalt la ridicarea tastei. Avantajul utilizării codurilor de scanare este că pe lângă informaţia "tastă apăsată/neapăsată" acestea dau implicit şi informaţia privind durata apăsării tastei. 5. Interfaţa serială pentru comunicaţia asincronă. 1

2 6. Interfaţa paralelă. 7. Ceas de timp real. Structura conţine şase contoare programabile realizate cu 8253, folosite astfel: Canalul 0 - generator de semnal pentru ceasul de timp al sistemului; Canalul 1 - cereri de ciclu DMA care să asigure ritmul pentru procesul de reîmprospătare a memoriei; Canalul 2 - generator de tonuri pentru difuzor; Canalul 3, 4 - semnale care asigură rata de transfer a interfeţei seriale. 8. Sistemul de întreruperi organizat pe opt niveluri prioritare care foloseşte circuitul 8259A. Întreruperile externe mascabile sunt plasate pe spaţiul 8 15 al întreruperilor luate în considerare de microprocesor, iar pe spaţiul 0 7, întreruperile externe nemascabile. 9. Modulul de acces direct la memorie (DMA). Este realizat cu un circuit 8237, care conţine 4 canale DMA, dintre care canalul 0 este folosit pentru reîmprospătarea memoriei dinamice, iar canalul 2 pentru cuplarea discului flexibil. 10. Interfaţa pentru discuri flexibile. 11. Magistrala de extensie pentru modulele suplimentare SCHEMA BLOC A SISTEMULUI În figura 4.1 se prezintă schema bloc a microsistemului. Pentru a se evidenţia modul de conectare a resurselor microsistemului am utilizat descrierea PMS a structurii. Una din primele decizii de proiectare este dacă realizăm un microsistem nestandard sau unul pe care vom rula aplicaţii deja existente. Cu alte cuvinte, se pune problema dacă dorim să păstrăm compatibilitatea cu microsistemele bazate pe microprocesorul Microprocesorul 8086 este un microprocesor cu magistrala de date pe 16 biţi. Pentru a păstra compatibilitatea se impune conectarea tuturor resurselor la o singură magistrală de 8 biţi. În acest fel se face şi o economie de buffer-e, deoarece nu mai este necesară utilizarea unui buffer pentru fiecare interfaţă ci cu ajutorul a două buffer-e se conectează toate interfeţele la magistrală. Această magistrală o numim magistrală locală (vezi figura 4.1). Acesta este motivul pentru care în descrierea structurii se utilizează magistrala locală LOCD 0:7. 2

3 KC 8284 P 8086/ 8088 PM 8087 KS 8288 KARB A16:19 AD0:15 KP S Latch 373 S Buffer TS 8286 S Buffer TS 8286 TP 8255 KE 8:15 EPROM 0:7 TS 8250 TS 8253 S/TS S/TS Tl 8259 KDMA KR MR S DMA 8237 KF S/TS S/TS A0:19 D8:15 SW D0:7 Figura 4.1. Schema bloc a microsistemului 3

4 În figura 4.1 se observă unităţile de comandă Kc, Ks, Ke, Kr, Kp, Karb, K DMA, K adc, K F care asigură controlul primar al resurselor sistemului prin efectuarea următoarelor funcţiuni: generarea semnalelor de ceas pentru microprocesor şi logica externă (K C ); sincronizarea acţiunilor microprocesorului cu cele ale modulelor exterioare (K C ); interpretarea ciclului microprocesorului şi generarea semnalelor de comandă către resursele sistemului (K S ); rezolvarea conflictului de acces la magistrală între microprocesor şi modulul DMA (K arb ); controlul resurselor CPU ce permit accesul la magistralele de adrese, date şi comenzi (K adc ). controlul accesului la memoria EPROM şi memoria RAM (K E, K R ); controlul accesului interfeţelor la magistrala locală (K P ); controlul modulului de acces direct la memorie (K DMA ); controlul interfaţei de disc flexibil (K F ); 1.3. PROIECTAREA UNITĂŢII DE COMANDĂ Unitatea de comandă asigură controlul primar al resurselor sistemului prin efectuarea următoarelor funcţii: generează semnalele de ceas pentru microprocesor şi logica externă; sincronizează activitatea microprocesorului cu cea a modulelor externe; interpretează ciclul curent al microprocesorului şi generează semnalele de comandă către resursele sistemului în vederea efectuării acestuia; rezolvă conflictul de acces la magistrala între unitatea centrală de prelucrare şi modulul de acces direct la memorie; controlează resursele unităţii centrale de prelucrare ce permit accesul la magistrala de adrese, date şi comenzi. În vederea îndeplinirii funcţiilor prezentate anterior, unitatea de comandă conţine următoarele unităţi funcţionale: Kc logica pentru generarea ceasului şi sincronizarea microprocesorului cu logica externă; Ks logica pentru generarea comenzilor pe magistrala sistemului; logica de control a accesului microprocesorului la magistrala sistemului; 4

5 Karb logica de arbitrare a accesului la magistrala între microprocesor şi DMA LOGICA PENTRU GENERAREA CEASULUI, SINCRONIZAREA MICROPROCESORULUI CU LOGICA EXTERNĂ ŞI RESET K C Această unitate funcţională se proiectează utilizând circuitul 8284, conform recomandărilor Intel (vezi 1.4.4), şi are ca scop: generarea semnalelor de tact pentru resursele sistemului; sincronizarea microprocesorului cu modulele externe, asincrone, care au un tim p de răspuns mai lent decât acesta; generarea semnalului de RESET. Semnalele de intrare / ieşire aferente acestei unităţi funcţionale sunt prezentate în figura 4.2. MEMR ROMSEL IORQ IOCHRDY CLK Logica de sincronizare Logica de reset _ RES ASYRD1 84AEN1 X1 _ RES _ F/C EFI CSYNC RDY2 AEN2 RDY1 AEN1 _ ASYNC X2 OSC CLK PCLK RESET READY OSC CLK PCLK RESET READY B30 B20 Logica generare ceas 8284 DMARDY/WAIT Figura 4.2. Logica pentru generarea ceasului, sincronizarea microprocesorului cu logica externă şi RESET 5

6 Generarea semnalelor de tact Modulul generează următoarele semnale de ceas: XOSC: tact de referinţă, cu frecvenţa de 14, MHz stabilită de cristalul de cuarţ conectat la intrările X1, X2. Acest semnal este amplificat, furnizând pe magistrala sistemului semnalul de ceas de referinţă sub numele OSC (B30). Perioada semnalului este de 70 ns cu un factor de umplere de 50%. Observaţie: În structura propusă se utilizează ca tact de referinţă frecvenţa 14, Mhz deoarece s-a dorit păstrarea compatibilităţii cu sistemul IBM - XT. O modificare a acestei frecvenţe conduce la incompatibilitate în ceea ce priveşte ceasul sistemului ce contorizează ora, minutul şi secunda. Sistemul IBM - XT foloseşte frecvenţa de 14, MHz deoarece aceasta este de patru ori mai mare decât frecvenţa subpurtătoarei de crominanţă a normei de televiziune NTSC care este de 3, MHz. Deci dacă s-ar utiliza un televizor color NTSC se poate obţine uşor frecvenţa subpurtătoarei de crominanţă. Frecvenţa tactului de referinţă este cea mai apropiată de 3 x 5 MHz, care constituie frecvenţa maximă de lucru a microprocesoarelor 8086 din gama obişnuită, şi este în acelaşi timp multiplul frecvenţei de crominanţă. CLK: semnalul de ceas al sistemului. Are frecvenţa de 1/3 din cea a semnalului XOSC, adică 4,77 MHz. Perioada semnalului este de 210 ns cu un factor de umplere de 33%. Este amplificat şi trimis pe magistrala de extensie a sistemului sub numele de CLOCK (B20). Este utilizat de următoarele resurse: microprocesorul 8086 şi coprocesorul matematic 8087; logica de arbitrare a accesului la magistrala între microprocesor şi circuitul DMA; modulul de acces direct la memorie. PCLK: semnal de ceas pentru circuite periferice. Are frecvenţa de 1/6 din frecvenţa semnalului XOSC, respectiv 1/2 din frecvenţa semnalului CLK. Perioada semnalului este de 420 ns, cu un factor de umplere de 50%. Este amplificat şi trimis pe magistrala de extensie a sistemului sub numele de BPCLK (B45). Este utilizat de următoarele resurse: interfeţele seriale; interfaţa de tastatură; prin divizare cu doi, se utilizează de către numărătoarele programabile (8253-5) şi modulul de acces direct la memorie; Relaţia între semnalele de ceas generate este prezentată în figura 4.3. XOSC CLK PCLK Fig Relaţia dintre semnalele de tact 6

7 Logica de RESET Modulul generează şi semnalul RESET necesar iniţializării unor resurse ale sistemului. Semnalul RESET este utilizat de: microprocesorul 8086 şi coprocesorul matematic 8087; modulul de acces direct la memorie şi registrul de pagină DMA; logica de arbitrare a accesului la magistrala dintre microprocesor şi DMA; logica pentru generarea întreruperii nemascabile; logica de divizare a ceasului pentru circuite periferice (PCLK), a cărei ieşire este utilizată de numărătorul programabil 8253 şi modulul DMA; interfaţa de tastatură; interfaţa paralelă ; interfaţa serială. Semnalul RESET este amplificat şi furnizat pe magistrala de extensie a sistemului sub numele BRESET (B2), în vederea iniţializării resurselor modulelor cuplate pe conectorii de extensie a sistemului. Semnalul RESET se generează la punerea sub tensiune a sistemului (power-on reset) sau prin acţionarea unui buton de reset aflat pe panoul frontal al calculatorului. La primirea semnalului RESET microprocesorul 8086 iniţializează contorul program la zero, şi registrul de segment (CS) cu valoarea 0FFFFH, ceea ce este echivalent cu începerea execuţiei programului BIOS din memoria permanentă EPROM începând cu adresa 0FFFF:0000H. De notat faptul că în urma activării semnalului RESET pentru un interval de timp suficient de mare, se pierde conţinutul memoriei interne RAM, deoarece memoria fiind de tip dinamic se perturbă procesul de reîmprospătare. În figura 4.4 se prezintă schema de generare a semnalului de RESET. +5V 1N4148 EXTRES 51k 10μF _ RES 8284 RESET Fig 4.4. Schema de generare a semnalului RESET 7

8 Logica de sincronizare Pentru sincronizarea microprocesorului 8086 şi a coprocesorului 8087 cu logica externă, în vederea introducerii unor stări de aşteptare T W, când anumite module externe nu pot furniza sau prelua datele în timp util, se generează de către acestea semnalul READY. Dacă READY este zero se va introduce un număr întreg de stări de aşteptare corespunzător cu durata acestuia (v şi ). Semnalul READY este generat pe baza semnalelor 84AEN1 şi ASYRDY furnizate de logica de arbitrare a accesului la magistrala sistemului între microprocesor şi DMA. Semnificaţia semnalelor care participă la generarea lui READY este urmatoarea: 84AEN1: este un semnal care indică care din modulele master ale sistemului, microprocesorul sau DMA, va controla magistrala. Când 84 AEN1 este zero logic, microprocesorul 8086 va fi cel care furnizează adresele, datele şi comenzile pe magistrala sistemului. Când 84 AEN1 este unu logic, modulul de acces direct la memorie (DMA) va fi cel care furnizează adresele, datele şi comenzile pe magistrala sistemului, microprocesorul 8086 trebuind să ramână într-o stare de aşteptare iar buffer-ele de acces ale acestuia la magistrală să fie dezactivate. ASYRDY: este un semnal prin care se face sincronizarea transferului de date între microprocesor şi logica externă (memorie, port-uri de intrare/ieşire). În general, o operaţie de citire/scriere cu o memorie mai lentă (cu timp de acces mare) sau cu un port de intrare/ieşire necesită introducerea microprocesorului într-o stare de aşteptare (unul sau mai mulţi cicli de WAIT). Ieşirea din această stare se realizează în momentul în care logica respectivă (memorie sau port de intrare/ieşire) a efectuat operaţia în care era implicată. Logica externă trebuie să se sincronizeze cu microprocesorul prin generarea unui semnal de confirmare a încheierii operaţiei (ASYRDY). În cazul modulului de bază al structurii propuse, operaţiile de citire din memoria EPROM (timp de acces maxim de circa ns) vor introduce o stare de aşteptare WAIT. De asemenea, s-a prevăzut posibilitatea ca interfeţele de intrare/ieşire să introducă microprocesorul în starea de aşteptare, pentru unul sau mai mulţi cicli de WAIT. Interfeţele de intrare/ieşire conectate pe magistrala de extensie a 8

9 sistemului furnizează un răspuns de terminare a operaţiei curente. Răspunsul de la aceste interfeţe este furnizat prin intermediul semnalului IOCHRDY care este disponibil şi la conectorul de extensie (A10). Cu ajutorul semnalului de sincronizare IOCHRDY, logica de generare ASYRDY poate controla ieşirea READY prin intermediul circuitului 8284 astfel încât să se introducă un număr adecvat de stări de aşteptare. Semnalul ASYRDY1 se află în mod normal pe "1". În ciclurile de I/O logica din figura 4.5 introduce o stare de aşteptare (WAIT). Semnalul IOCHRDY poate introduce un număr nedefinit de stări WAIT. Vcc Vcc IOCHRDY _ MEMR D _ S Q D _ S Q ASYRDY ROMSEL IORQ CK _ R _ Q CK _ R _ Q DMARDY1/WAIT CLK _ RESET Figura 4.5. Logica de WAIT LOGICA PENTRU GENERAREA COMENZILOR PE MAGISTRALA SISTEMULUI K S Această unitate funcţională asigură generarea semnalelor de comandă necesare controlului resurselor unităţii centrale şi a modulelor de extensie. Semnalele aferente acestei unităţi funcţionale sunt prezentate în figura 4.6. Această unitate funcţională are la bază circuitul 8288, care decodifică informaţia de stare S 0 : 2 furnizată de microprocesorul 8086 şi generează unele din semnalele de comandă ale magistralei sistemului. 9

10 S0 S1 S2 8XAEN CLK Logica generare comenzi Ks 8288 DEN _ DT/R _ MEMR _ MEMW _ IOR _ IOW ALE INTA MCE Figura 4.6. Logica de generare comenzi Semnalele de comandă generate, în corelaţie cu informaţia de stare furnizată de microprocesor, pentru a specifica ciclul maşină curent care se execută, sunt prezentate în tabelul 4.1 (v. şi tabelul de la pag. 28). Semnalele de comandă generate de către această unitate funcţională pot să fie dezactivate în momentul în care pe magistrala sistemului este activ un alt modul master. Dezactivarea comenzilor, corespunzătoare cu trecerea lor în starea de impedanţă mare, se realizează pe baza semnalului de intrare 8xAEN. Acest semnal este generat de logica de arbitrare a accesului la magistrală şi are aceeaşi semnificaţie cu 84AEN1, durata de acţiune a acestora fiind diferită. Tabelul 4.1 S S S Recunoastere intrerupere IN TA _ IO R _ IO W HALT MEMR fetch _ MEMR _ MEMW pasiv 10

11 În funcţie de acţiunea pe care o implică asupra resurselor sistemului, semnalele de comandă se împart în două categorii şi anume: semnale de comandă caracteristice execuţiei ciclului maşină curent; semnale de control al fluxului de date şi adrese. Semnificaţia semnalelor din prima categorie este următoarea: MEMR : este un semnal care indică o operaţie de citire din memorie. Acest semnal este conectat atât la resursele modulului de bază cât şi la magistrala de extensie a sistemului (B11). Este furnizat de ieşirea MRDC a circuitului 8288 şi conectat împreună cu semnalul MEMR de la DMA, în vederea controlului operaţiei de citire din memorie. Activarea unuia dintre aceste semnale este realizată de logica de arbitrare a accesului la magistrală în funcţie de modulul care are acces la magistrală în acel moment. Asigură un fanout de 17 unităţi logice de încărcare pentru magistrala sistemului. MEMW : este un semnal care indică o operaţie de scriere în memorie (ciclul maşină curent este de scriere în memorie). Acest semnal este conectat atât la resursele modulului de baza cât şi la magistrala de extensie a sistemului (B12). Este generat de ieşirea AMWC a circuitului 8288 şi conectat împreună cu semnalul MEMW de la DMA, în vederea controlului operaţiei de scriere în memorie. S-a folosit comanda anticipată de scriere furnizată de 8288, pentru a preveni introducerea unei stări de aşteptare care nu era necesară. În cazul în care s-ar fi utilizat MWTC s-ar fi introdus în mod implicit o astfel de stare pentru operaţiile de scriere în memorie deşi nu era necesară. Activarea unuia dintre aceste semnale (furnizat de microprocesor sau de DMA), este realizată de logica de arbitrare a accesului la magistrală în funcţie de modulul care are acces la magistrală în acel moment. Asigură un fan-out de 17 unităţi logice de încărcare pentru magistrala sistemului. IOR : este un semnal care indică o operaţie de citire de la un port de intrare (ciclul maşină curent este de citire de la un port de intrare). Acest semnal este conectat atât la resursele modulului de bază cât şi la magistrala de extensie a sistemului (B14). Este generat de ieşirea IORC a circuitului 8288 şi conectat împreună cu semnalul IOR de la DMA, în vederea controlului operaţiei de citire port de intrare. Activarea unuia dintre aceste semnale este realizată de logica de arbitrare a accesului la magistrală în funcţie de modulul care are acces la magistrală în acel moment. Asigură un fan-out de 17 unităţi logice de încărcare pentru magistrala sistemului. IOW : este un semnal care indică o operaţie de scriere la un port de ieşire (ciclul maşină curent este de scriere la un port de ieşire). Acest semnal este conectat atât la resursele modulului de bază cât şi la magistrala de extensie 11

12 a sistemului (B13). Este generat de ieşirea AIOWC a circuitului 8288 şi este conectat împreună cu semnalul IOW de la DMA, în vederea controlului operaţiei de citire la un port de ieşire. S-a folosit comanda anticipată de scriere furnizată de 8288, pentru a preveni introducerea unei stări de aşteptare care nu era necesară. În cazul în care s-ar fi utilizat IOWC s-ar fi introdus în mod implicit o astfel de stare pentru operaţiile de scriere la port-urile de ieşire deşi nu era necesară. Activarea unuia dintre aceste semnale este realizată de logica de arbitrare a accesului la magistrală în funcţie de modulul care are acces la magistrală în acel moment. Asigură un fan-out de 17 unităţi logice de încărcare pentru magistrala sistemului. INTA : este un semnal prin care microprocesorul confirmă luarea în considerare a întreruperii lansate de către sistemul de întreruperi. Este generat în momentul acceptării unei întreruperi externe, pentru a cere sistemului de întreruperi 8259A să activeze pe magistrala de date codul nivelului de întrerupere cu cea mai mare prioritate dintre cele pentru care au apărut cereri de întrerupere. Acest semnal este asociat numai întreruperilor externe mascabile (INTR) controlate de către 8259A. Pentru întreruperile externe nemascabile (NMI) nu se generează semnalul INTA. Semnalul este conectat la magistrala de extensie a sistemului (B42). Semnificaţia semnalelor din a doua categorie este următoarea: MCE: este un semnal prin care se permite circuitului 8259A MASTER situat pe modulul de bază al sistemului să transmită codul de selecţie pentru un circuit 8259A SLAVE, dispus pe una dintre plăcile de extensie nestandard. Ca efect circuitul 8259A SLAVE va transmite codul semnalului de întrerupere cu prioritatea cea mai mare dintre cele active şi gestionate de acesta. Din punct de vedere hardware structura sistemului permite conectarea în cascadă a mai multor circuite 8259A, însă BIOS-ul nu tratează decât semnalele de întrerupere provenite de la circuitul 8259A MASTER. În cazul în care se utilizează module 8259A SLAVE trebuie să se încorporeze în nucleul sistemului de operare şi procedurile pentru tratarea întreruperilor gestionate de către aceste circuite. ALE: este un semnal furnizat de logica de generare comenzi la fiecare ciclu maşină şi este utilizat pentru a încărca adresa furnizată de microprocesor în starea T1, în registrul de adrese. Pe tranziţia din "1" în "0" va stroba adresele care sunt stabile pe magistrala comună de adrese şi date AD0:AD15 a microprocesorului într-un registru de adrese. Pentru a furniza adresa pe magistrala sistemului imediat ce microprocesorul o generează pe magistrala sa deci înainte de momentul de preluare în registrul de adrese al sistemului este necesar să se utilizeze registre de tip transparent. DEN: este un semnal care activează, prin intermediul logicii de control al accesului microprocesorului la magistrala sistemului, circuitele de interfaţare la magistrala de date. Acest semnal indică momentele de timp când datele sunt 12

13 stabile pe magistrala microprocesorului pentru operaţiile de ieşire (scriere) şi când logica externă poate activa datele pe magistrală pentru a fi preluate de microprocesor în operaţiile de intrare (citire). DT / R : este un semnal prin care logica de generare comenzi stabileşte, în funcţie de codul maşină curent, sensul fluxului de date prin circuitele de interfaţare la magistrala de date. Schema detaliată a logicii de generare comenzi pe magistrala sistemului este prezentată în figura 4.X LOGICA DE CONTROL AL ACCESULUI MICROPROCESORULUI LA MAGISTRALA SISTEMULUI Această unitate funcţională are ca rol controlul registrului de adrese şi a circuitului de interfaţare cu magistrala de date astfel încât microprocesorul să fie conectat în mod corespunzător la magistrala sistemului. Semnalele asociate acestei unităţi funcţionale sunt prezentate în figura 4.7. BHE A0 DEN _ DT/R S2 Logica de control acces la magistrala DATALE DATAHE _ 1628E 1628D AD1 AD9 FREE RUN Figura 4.7. Semnalele din logica de control a accesului la magistrală Controlul accesului la magistrală va trebui să asigure conectarea microprocesorului 8086 la magistrala sistemului, în momentul în care acesta utilizează resursele sistemului (memorie, interfeţe de intrare/ieşire) şi să dezactiveze acest acces în perioada de timp când aceste resurse sunt sub controlul modulului DMA. Semnalele generate de logica de control a accesului la magistrala împreună cu semnalele furnizate de logica de generare a comenzilor contribuie la realizarea următoarelor funcţii: 13

14 preluarea adreselor microprocesorului în registrul de adrese al sistemului (registru de tip transparent, cu ieşiri de tip trei stări - 74LS373); activarea / dezactivarea ieşirilor registrului de adrese în funcţie de modulul care deţine controlul magistralei, microprocesorul sau DMA; activarea / dezactivarea şi stabilirea sensului circuitelor de interfaţare la magistrala de date (circuite bidirecţionale cu ieşiri de tip trei stari 8286 sau T4LS245) în vederea controlului fluxului de date; conectarea magistralei de date ce conţine biţii mai puţin semnificativi D0:7 la biţii cei mai semnificativi D8:15 şi invers (operaţia de swapping), în vederea asigurării cuplării unei magistrale locale pe 8 biti. Această funcţie (de swapping) este necesară pentru a permite construirea unei magistrale locale de date pe 8 biţi, care să permită cuplarea circuitelor de interfaţă standard: 8259A, numărătoare programabile , interfaţa paralelă , etc. Aceste circuite de interfaţă sunt organizate pe 8 biţi şi este necesar ca ele să aibă porturi de intrare / ieşire atât la adrese pare cât şi la adrese impare. În acest fel magistrala locală de date organizată pe 8 biţi trebuie să poată fii conectată atât la biţii D0:7 ai magistralei sistemului cât şi la biţii D8:15 în funcţie de adresa portului de intrare / ieşire (adresă pară respectiv impară). Acest mecanism este realizat prin introducerea unui circuit bidirecţional cu ieşiri de tip trei stări care face conectarea între biţii de date D0:7 şi D8:15 sub controlul semnalelor 1628E, 1628D. În vederea măririi testabilităţii sistemului, în scop didactic, s-a prevăzut o funcţie de execuţie liberă (freerun) a microprocesorului. Stabilirea regimului de execuţie liberă este realizată prin poziţionarea unui comutator DSW1 (2-15) pe poziţia ON. Activarea regimului de execuţie liberă activează permanent semnalul ASYRDY. Totodată, pe durata activă a semnalului DEN liniile AD1 şi AD9 sunt forţate la zero. Ca urmare a acestor acţiuni, microprocesorul are semnalul READY activ şi va citi la fiecare ciclu instrucţiune instructiunea STD - set direcţie (cu codul 0FDH). După fiecare ciclu instrucţiune, microprocesorul incrementează contorul de instrucţiuni IP. În felul acesta liniile de adresă A1:15 evoluează în regim de numărare liniară. Această facilitate de depanare permite detectarea scurtcircuitelor între liniile de adrese A1:15 precum şi întreruperile acestor linii. Funcţiile logice ale semnalelor generate de către această unitate funcţională au următoarea exprimare analitică: 1628E = INTA + A 0 + S2.BHE 1628 D = MEMW + IOR DATAHE = DEN + FREERUN DATALE = DEN + FREERUN E 14

15 AD 1 = DEN + FREERUN AD 9 = DEN + FREERUN AD 8:15 DATAHE DATALE D 8: E 1628D D 0:7 Magistrala locala Figura 4.8. Logica pentru controlul accesului la magistrala sistemului Controlul registrului de adresă În stabilirea semnalului de comandă pentru registrul de adrese s-a ţinut seama de funcţiile enumerate anterior. Astfel, ca semnal de încărcare în registrul de adrese s-a folosit ALE, figura 4.9, iar pentru activarea adreselor pe magistrala sistemului s-a folosit 8xAEN, semnal generat de logica de arbitrare a accesului la magistrala dintre microprocesor şi DMA. CLK T1 T2 T3 T4 T1 AD0:15 Adresă Date ALE ADR0:15 Adresa pe magistrala sistemului Figura 4.9. Relaţia dintre adresa furnizată de microprocesor AD0:15 şi adresa pe magistrala sistemului Registrul de adrese al sistemului s-a implementat cu circuite de tip transparent, cu ieşiri trei stări, 74LS373. S-a ales acest tip de circuit deoarece este necesar să se furnizeze adresa (celulei de memorie sau a port-ului de I/O) 15

16 pe magistrala sistemului imediat ce aceasta este generată de microprocesor. Deci pe durata cât ALE = 1, intrarea registrului de adrese este transferată la ieşirea acestuia (funcţia de transparenţă) cu scopul ca logica externă care o utilizează să beneficieze imediat de adresa furnizată de microprocesor şi nu abia în momentul în care este memorată în registru (când ALE trece din "1" în "0"), pentru a evita introducerea unei eventuale stări de asteptare. Adresa nu poate fi preluată pe frontul "0-1" al semnalului ALE deoarece nu este înca stabilizată. Ieşirile registrului de adrese sunt activate de semnalul 8XAEN = 0, microprocesorul fiind cel care furnizează adresa pe magistrala sistemului. În cazul unui ciclu DMA microprocesorul este într-o stare de aşteptare 8XAEN = 1, ieşirile registrului de adrese sunt dezactivate (stare de impedanţă mare) adresa pe magistrala sistemului fiind furnizată de modulul de acces direct la memorie Controlul circuitelor de interfaţare la magistrala de date Magistrala AD0:15 a microprocesorului este conectată la magistrala bidirecţională de date a sistemului D0:15 prin intermediul circuitelor de interfaţare la magistrala de date sau 74LS245. Aşa cum s-a menţionat, semnalul FREERUN = 0 activ, stabilit în faza de depanare a sistemului dezactivează ambele circuite de interfaţare la magistrală şi forţează pe magistrala de date AD0:15 configuraţia 0FDFDH, prin intermediul unor circuite cu colectorul în gol, figura 4.8, ceea ce reprezintă codul instrucţiunii STD. În funcţie de ciclul maşină curent al microprocesorului trebuie activate circuitele de interfaţare. Sensul de transfer al datelor este stabilit de logica de comandă prin intermediul semnalului DT/R. Semnalele sunt specifice fiecăruia din circuitele de interfaţare în funcţie de modul în care se face citirea / scrierea datelor pe cuvânt sau octet şi în funcţie de ciclul maşină curent. Reamintim că microprocesorul poate să transfere date cu memoria sau cu porturile de intrare / ieşire pe cuvânt (16 biţi) sau octet (8 biţi). Pentru a specifica modul de transfer al datelor, microprocesorul poziţionează semnalele BHE şi A0 în felul următor (tabelul 4.2): 16

17 Tabelul 4.2 BHE ADR0 Tip date 0 0 Date pe cuvânt D0:15, de la adresă pară 0 1 Date pe octet D8:15, de la adresă impară 1 0 Date pe octet D0:7, de la adresă pară 1 1 Neutilizat Circuitele de interfaţare la magistrala de date asigură fluxul de date între microprocesor şi: sistemul de întreruperi; port-urile de intrare/ieşire; memorie Ciclul de recunoaştere a întreruperii În cadrul unui ciclu de recunoaştere a întreruperii este necesar să se activeze partea mai puţin semnificativă a circuitului de interfaţă, biţii D0:7, pentru a se permite vectorului de întrerupere furnizat de circuitul 8259A să ajungă pe magistrala microprocesorului în vederea ajungerii la celula capcană care face legătura cu rutina de tratare a întreruperii ce urmează să fie tratată. În cadrul unui ciclu de recunoaştere a întreruperii INTA = 0 şi indiferent de celelalte semnale ( S 2 = x, BHE = x, A 0 = x ) sunt activate ambele circuite de interfaţare la magistrala de date, însă vectorul de întreruperi va circula numai prin circuitul D0:7, figura Observaţie: circuitele de interfaţare nehaşurate sunt active, iar cele haşurate sunt inactive având ieşirile în starea de impedanţa mare. AD 8:15 TS SW D 8:15 AD 0:7 D 0:7 TS vectorul de întrerupere de la 8259A Figura Tranferul vectorului de întrerupere În cazul în care ciclul curent nu este un ciclu de recunoaştere a unei întreruperi, fluxul de date este controlat de semnalele specifice. 17

18 Ciclul de transfer de date Pentru un ciclu de transfer de date cu un port de intrare/ieşire S 2 = 0, respectiv cu memoria S 2 = 1, controlul circuitelor de interfaţare la magistrala de date se face ca în figura 4.11 respectiv D 8:15 AD 8:15 DATAHE DATALE TS SW D 8: E D 0:7 AD 0:7 TS IOR D 0:7 IOW DATAHE =0 BHE = 0 DATALE =0 ADR0 = E =1 (inactiv) a) Transferul datelor de intrare/ieşire pe 16 biţi IOR AD 8:15 DATAHE DATALE AD 0:7 D 8:15 TS TS SW IOW D 8: E D 0:7 DATAHE =0 BHE = 0 DATALE =1 (inactiv) ADR0 = E =0 b) Transferul datelor de intrare/ieşire pe 8 biţi pe magistrala D8:15 18

19 AD 8:15 DATAHE DATALE AD 0:7 IOR DATAHE =0 DATALE =0 1628E =1 (inactiv) TS TS D 0:7 BHE = 1 ADR0 = 0 SW D 8:15 IOW 1628E D 0:7 c) Transferul datelor de intrare/ieşire pe 8 biţi pe magistrala D0:7 AD 8:15 DATAHE DATALE TS SW D 8: E AD 0:7 TS D 0:7 DATAHE =0 DATALE =1 (inactiv) 1628E =0 BHE = 1 ADR0 = 1 d) Transferul datelor de intrare/ieşire pe 8 biţi (controlat de alt master) Fig Ciclul de transfer de date de intrare/ieşire D 8:15 AD 8:15 DATAHE DATALE AD 0:7 MEMR DATAHE =0 DATALE =0 1628E =1 (inactiv) TS TS D 0:7 BHE = 0 ADR0 = 0 SW D 8: E D 0:7 MEMW a) Transferul datelor cu memoria pe 16 biţi 19

20 MEMR D 8:15 MEMW AD 8:15 DATAHE DATALE TS SW D 8: E AD 0:7 TS D 0:7 DATAHE =0 DATALE =0 1628E =1 (inactiv) BHE = 0 ADR 0 = 1 b) Transferul datelor cu memoria pe 8 biţi pe magistrala D8:15 AD 8:15 DATAHE DATALE AD 0:7 MEMR DATAHE =0 DATALE =0 1628E =1 (inactiv) TS TS D 0:7 BHE = 1 ADR 0 = 0 SW D 8: E D 0:7 MEMW c) Transferul datelor cu memoria pe 8 biţi pe magistrala D0:7 AD 8:15 DATAHE DATALE TS SW D 8: E AD 0:7 TS D 0:7 DATAHE =0 DATALE =1 (inactiv) 1628E =0 BHE = 1 ADR 0 = 1 d) Transferul datelor cu memoria pe 8 biţi (controlat de alt master) Fig Ciclul de transfer de date cu memoria 20

21 Structura propusă poate avea o structură reconfigurabilă pe 8 sau 16 biţi în funcţie de microprocesorul care se utilizează, 8088 sau În configuraţia standard structura propusă se proiectează cu microprocesorul 8086, magistrala sistemului fiind organizată pe 16 biţi. Schimbarea microprocesorului 8086 cu 8088 este posibilă deoarece cele două microprocesoare sunt compatibile la nivel de conexiuni şi la nivel de set de instrucţiuni numai că microprocesorul 8086 comunică cu exteriorul printr-o magistrală de date de 16 biţi iar 8088 comunică cu exteriorul printr-o magistrala de 8 biţi. Microprocesorul 8088 execută operaţiile de transfer pe cuvânt, cu memoria sau port-urile de intrare/ieşire, întotdeauna în două cicluri maşină, pe când 8086 le execută într-un singur ciclu maşină dacă cuvântul se află la adresă pară, respectiv în două cicluri maşină dacă cuvântul se află la adresă impară LOGICA DE ARBITRARE A ACCESULUI LA MAGISTRALA SISTEMULUI ÎNTRE MICROPROCESOR ŞI MODULUL DE ACCES DIRECT LA MEMORIE Această unitate funcţională are rolul de a realiza excluderea mutuală a modulelor MASTER aflate pe placa de bază care doresc accesul la magistrala sistemului. Magistrala sistemului este o resursă unică, multiplexată în timp, care trebuie atribuită unui singur modul la un moment dat. Controlul adreselor, datelor şi comenzilor pe magistrala sistemului se poate realiza de către microprocesorul 8086, modulul de acces direct la memorie şi cu anumite rezerve sau precauţii speciale de către un modul master nestandard cuplat pe magistrala de extensie. Pentru a nu aparea conflict, în ceea ce priveşte accesul la această resursă unică, s-a proiectat o logică de arbitrare a accesului la magistrala sistemului. Această unitate funcţională rezolvă conflictul între două cereri simultane de la microprocesor şi DMA şi permite accesul unui eventual modul master cuplat pe magistrala de extensie. În cazul unor cereri simultane de acces la magistrală se dă prioritate modulului DMA. Semnalele de intrare/ieşire aferente acestei unităţi funcţionale sunt prezentate în figura

22 S0 S1 S2 LOCK CLK DMAHRQ EHRQ EHACK Logica de arbitrare acces magistrală 8xAEN AEN 84AEN1 DMAEN DMAHLDACK Figura Semnalele de intrare/ieşire pentru logica de arbitrare acces magistrală Pentru a putea explica mai bine logica de arbitrare a accesului la magistrala sistemului este necesar să reamintim evoluţia unui ciclu maşină al microprocesorului şi a unui ciclu DMA, urmând să descriem interacţiunea între aceste cicluri. Reamintim acţiunile efectuate de microprocesor şi DMA în ciclul maşină Ciclul maşină procesor Un ciclu maşină din cadrul ciclului instrucţiune se desfăşoară în mod normal pe durata a patru stări maşină T1, T2, T3 şi T4, vezi şi 1.4.1, (nu s-a luat în considerare cazul în care logica externă nu răspunde în timp util şi se introduce un număr întreg de stări de aşteptare T W între starea T3 şi T4). În starea T1 microprocesorul furnizează adresa, ce va fi păstrată într-un registru de adrese pe toată durata ciclului curent, şi se generează informaţia de stare pe liniile S 0 : 2 care va specifica natura ciclului maşină curent. Identificarea ciclului maşină curent se realizează de către logica de generare comenzi, în speţă de către circuitul Starea T2 este o stare în care se comută direcţia magistralei microprocesorului în vederea efectuării operaţiilor de citire date. În stările T3 şi T4 are loc transferul datelor pe magistrala sistemului. Dacă memoria sau interfeţele de intrare / ieşire nu pot să furnizeze sau să preia datele în timp util, prin intermediul logicii de sincronizare, vor introduce microprocesorul într-o stare de aşteptare T W care va dura un număr întreg de perioade de tact. Starea de aşteptare este introdusă între T3 şi T4. Terminarea unui ciclu maşină este indicat prin trecerea liniilor de stare S 0 : 2 în starea pasivă (1, 1, 1). Trecerea în 22

23 starea activă a liniilor de stare S 0: 2, are loc în timpul stării T4, ceea ce este echivalent cu începutul unui ciclu de acces la magistrală. Trecerea în starea pasivă are loc spre sfârşitul stării T3 sau a ultimului ciclu de aşteptare T W, ceea ce reprezintă sfârşitul ciclului de acces la magistrală Ciclul maşină efectuat de modulul de acces direct la memorie Un ciclu DMA de acces la magistrală se desfăşoară în mod normal pe durata a patru stări S1, S2, S3, S4. Durata unei stări este egală cu durata unei perioade de ceas. Aceste stări sunt precedate de două stări SI şi SO. În starea SI se aşteaptă lansarea unei cereri, din partea interfeţelor de intrare/ieşire, pentru un transfer de date, DRQi. Ciclul DMA propriu-zis începe în momentul când s-a primit o cerere de transfer. În acest moment modulul DMA, trece în starea SO şi lansează o cerere de acces la magistrală, DMAHRQ. Ramâne în această stare până când primeşte răspuns de acceptare a cererii de la logica de arbitrare, până la activarea de către aceasta a semnalului DMAHLDACK. Se trece în starea S1 în care se începe acccesul la resursele sistemului prin furnizarea adresei după care se trece în starea S2 în care se activează comenzile specifice ciclului curent şi se lansează raspunsul DACKi de confirmare a luării în considerare a cererii DRQi. Comenzile de scriere IOW / MEMW se menţin active şi pe durata stării S3 în care se analizează dacă resursele cu care este cuplat modulul DMA răspund la operaţiile iniţiate. În cazul în care operaţia din ciclul curent nu se poate efectua în timpul stării S3, resursa externă implicată în transfer nefurnizând semnalul DMARDY se intră într-o stare de aşteptare S W. În cazul în care s-a terminat operaţia în curs de execuţie se trece în starea S4 în care se anulează comenzile şi se indică terminarea ciclului DMA curent prin anularea DACKi. Organigrama generală de efectuare a unui ciclu DMA este prezentată în figura

24 RESET DRQ i SI DRQ i DMAHRQ DMAHLDACK S0 Transfera bloc S1 Furnizare adresa DACK i S2 Adresa + comenzi WAIT S3 WAIT DMARDY Sw S4 DMARDY DRQ i DMAHLDACK DRQ i DMAHLDACK Figura Automatul pentru arbitrarea accesului modulului de acces direct la memorie Logica de arbitrare Logica de arbitrare a accesului la magistrala sistemului prezentată în figura 4.15 reprezintă un arbitru simplu care izolează microprocesorul de la magistrală când modulul de acces direct la memorie (DMA) face cerere de acces în vederea preluării controlului magistralei sistemului. Dacă modulul DMA primeşte o cerere de transfer din partea unei interfeţe de I/E (DRQi) şi canalul DMA respectiv a fost programat în faza de 24

25 iniţializare, modulul de acces direct la memorie va face o cerere către arbitrul de magistrală activând semnalul DMAHRQ. Acest semnal, DMAHRQ, prin care DMA face cerere de acces la magistrală este furnizat şi pe magistrala sistemului (B44) reprezentând o informaţie de stare pentru modulele de extensie, în special pentru eventualele module MASTER. În urma activării semnalului DMAHRQ, modulul DMA intră în starea SO şi ramâne în această stare până când primeşte DMAHLDACK de la arbitrul de magistrală prin care se confirmă acordarea accesului la magistrala sistemului. Cererea de acces la magistrală DMAHRQ este luată în considerare de către logica de arbitrare numai când: microprocesorul este într-o stare pasivă ( S0 2 = 1, 1, 1); semnalul LOCK, generat de microprocesor, este inactiv; semnalul EHRQ, de pe magistrala sistemului este inactiv. În cazul în care sunt îndeplinite toate condiţiile ca modulul DMA să primească accesul la magistrală, se dezactivează semnalele: 84 AEN1, 8xAEN ceea ce implică: logica de sincronizare introduce microprocesorul într-o stare de aşteptare pe toată durata efectuării ciclului DMA; logica de generare comenzi dezactivează comenzile de pe magistrala sistemului; logica de control al accesului la magistrală dezactivează circuitele de interfaţare la magistrala de date şi ieşirile registrului de adrese. Aceste acţiuni izolează microprocesorul de magistrala sistemului pe toată durata ciclului DMA şi permite modulului de acces la memorie să preia controlul magistralei. Confirmarea faptului că DMA poate începe ciclul de transfer este specificată prin activarea semnalului DMAHLDACK. Acest semnal poate fi activat numai dacă pe magistrala sistemului se permite acest lucru adică EHACK (B43) este inactiv. După o perioadă de timp se activează DMAEN care permite: accesul adreselor furnizate de modulul DMA la sistemului; magistrala activarea comenzilor furnizate de DMA pe magistrala sistemului. 25

26 LOCK S0 S1 S2 VCC DMAHRQ EHRQ D _ S CLK _ R CLK Q D _ S CLK _ R Q D 84XAEN _ S CLK _ R Q _ Q D _ S CLK _ R Q _ Q EHACK D _ S CLK _ R DMAEN Q _ Q DMAHLDACK _ 84AEN1 AEN Figura Logica de arbitrare a accesului la magistrala sistemului Logica de arbitrare generează pe magistrala sistemului semnalul AEN (A11) prin care se informează modulele de extensie cine controlează magistrala de adrese, date şi comenzi. AEN= 0, magistralasistemului Astfel, dacă AEN= 1, estecontrolatã de microprocesor, magistralasistemuluiestecontrolatade modululdma La terminarea unui ciclu de transfer curent, logica de arbitrare va izola modulul DMA de magistrala sistemului prin dezactivarea semnalelor DMAHOLDACK şi DMAEN şi va permite accesul microprocesorului la magistrală prin activarea semnalului AxAEN. Microprocesorul, după activarea sa pe magistrală, mai stă două perioade în starea de aşteptare datorită semnalului 84AEN1. De menţionat faptul că după ce AEN devine inactiv, circuitele de interfaţă la magistrala de date permit accesul microprocesorului iar registrul de adrese asociat acestuia este activat însă logica de comandă, în speţă 8288, nu va activa comenzile decât după ns după activarea sa. Acest lucru se 26

27 realizează prin întârzierea cu două perioade de tact a activării semnalului 84AEN1 (de la 8484) faţă de activarea semnalului 8xAEN (de la 8288). Dacă microprocesorul era în stare de aşteptare, în cursul ciclului curent, când a venit o cerere de DMA, 84AEN1 poate permite imediat continuarea ciclului întrerupt de transferul DMA. În cazul în care microprocesorul era în timpul executării unui ciclu curent (fără să fi fost în stare de aşteptare) 84AEN1 va trebui să fie întârziat pentru a furniza timp de acces echivalent cu un ciclu de magistrala normal. Cererea de acces DMAHRQ devine inactivă după fiecare octet transferat permiţând cel puţin un ciclu maşină microprocesor între două transferuri succesive DMA. De menţionat că modulul MASTER cu care microprocesorul işi dispută accesul la magistrală nu va câştiga controlul magistralei în nici unul din următoarele cazuri: 8086 este în timpul unui ciclu de magistrală curent; 8086 este în timpul ciclului de instrucţiune prefixat cu LOCK; 8086 este în ciclul de continuare al unei întreruperi. Semnalul LOCK de la 8086 este activ între ciclurile INTA garantând menţinerea controlului magistralei de către microprocesor MEMORIA EPROM Pe modulul de bază al structurii ce se va proiecta s-a prevăzut posibilitatea cuplării unei memorii permanente EPROM de capacitate între 12K octeţi şi 64K octeţi. De fapt s-au prevăzut 6 socluri de 28 de pini care permit cuplarea unui număr de 6 capsule de memorie EPROM. S-a ales această organizare pentru scop didactic. În funcţie de tipul de memorie EPROM folosit se realizează capacitatea memoriei astfel: Tip memorie Capacitate Spaţiu de adresare 2716 (2K x 8) 12K 0FD000H - 0FFFFFH 2732 (4K x 8) 24K 0FA000H - 0FFFFFH 2764 (8k x 8) 48K 0F4000H - 0FFFFFH (16K x 8) 64K 0F0000H - 0FFFFFH Pentru a introduce diferite tipuri de EPROM - uri în soclurile prevăzute pe modulul de bază este necesar să se prevadă un mecanism hardware de comutare a adresei astfel încât să se asigure liniile de adrese corespunzătoare capsulei de memorie. 27

28 Având în vedere spaţiul de adresare în care este plasată memoria EPROM rezultă urmatorul tabel de utilizare a liniilor de adresă: Tip memorie A19 A18 A17 A16 A15 A14 A13 A12 A11 - A x x selecţie capsulă Adresă pt. capsulă x selecţie capsulă Adresă pt. capsulă selecţie capsulă Adresă pt. capsulă sel. capsulă Adresă pt. capsulă Se observă că în cazul utilizării memoriei 2716 sau 2732, biţii de adresă ADR15:14 respectiv ADR15 nu sunt utilizaţi, ceea ce conduce la faptul că informaţia din memoria EPROM se regăseşte în mai multe spaţii de adresare. Astfel memoria EPROM realizată cu capsule 2716 poate să fie adresată în spaţiul: 0FD000H - 0FFFFFH sau 0F1000H - 0F3FFFH 0F5000H - 0F7FFFH 0F9000H - 0FBFFFH iar când este realizată cu capsule 2732 poate să fie adresată în spaţiile: 0FA000H - 0FFFFFH sau 0F2000H - 0F7FFFH De asemenea, se observă că în cazul utilizării memoriei 27128, la decodificatorul de adresare participă numai linia ADR15 ceea ce conduce la posibilitatea de adresare numai a 4 circuite din cele 6. Pentru implementarea în memoria EPROM a unui set de programe de depanare selectabile prin intermediul unor comutatoare, trebuie să se prevadă o posibilitate hardware de interschimbare a unor zone de memorie (din punct de vedere al adresabilitaţii). Este necesar ca fiecare program de depanare (de lungime maximă 256 octeţi) aflat fizic în zona de memorie 0FD000H - 0FDFFFH, indiferent de tipul de memorie utilizat, în momentul selectării pentru execuţie să fie văzut de către microprocesor în spaţiul 0FFF00H - 0FFFFFH. Acest lucru este necesar pentru a putea fi lansat direct în execuţie în momentul pornirii sistemului. În cele ce urmează se prezintă modul de implementare a memoriei EPROM pentru structura proiectată SCHEMA BLOC A MEMORIEI EPROM Având în vedere cele precizate anterior rezultă urmatoarea schemă bloc pentru memoria EPROM a structurii propuse. 28

29 A 12 A 13 A 14 A 15 Magistrala adrese ROMINH A 19 A 18 A 17 A 16 Logica generare adrese Logica decodificare ROMSEL Logica modificare Spatiu adrese ADR 0:10 ADR 0:11 ADR 0:12 ADR 0:13 ADR 1:11 ADR 1:12 ADR 1:13 ADR 1:14 CS 0 BK0 DATA 0:7 CS 0 BK0 DATA 0:7 BHE A0 ROMSEL CS 1 BK1 DATA 0:7 CS 1 BK1 DATA 0:7 Logica activare buffere CS 2 BK2 DATA 0:7 HIGH A B 8:15 ' 245 OE AB CS 2 BK2 DATA 0:7 LOW A B 0:7 ' 245 OE AB ROMBHE ROMBLE D 0:15 Figura Schema bloc a memoriei EPROM MEMR LOGICA DE GENERARE ADRESE Are scopul de a asigura, pentru decodificatorul spaţiului de adrese, liniile de adrese corespunzătoare tipului de memorie utilizat. Constă dintr-o schemă de multiplexare ca în figura A 12 A 13 A 14 A 15 A 13 A 14 A 15 "1" MUX 4: MUX 4:1 A B Switch-urile codifica Figura Logica de generare adrese 29

30 În funcţie de strap-urile S36, S37 se asigură următoarele adrese pentru decodificarea spaţiului de adrese. S36 S37 Tip Intrare B Intrare A memorie da da 2716 A 13 A 12 da nu 2732 A 14 A 13 nu da 2764 A 15 A 14 nu nu A LOGICA DE DECODIFICARE Asigură selecţia celor trei subspaţii de memorie prin generarea semnalelor de selecţie: CS j = DCD j+ 1( Ai+ 1, Ai ) + ROMSEL ROMSEL = ROMINH A19 A18 A17 A16 unde j=0, 1, 2 pentru memoriile de tipul: 2716, 2732, 2764 j=1, 2 pentru memoriile de tipul respectiv i = 12 pentru memoriile de tipul 2716 i = 13 pentru memoriile de tipul 2732 i = 14 pentru memoriile de tipul 2764 i = 15 pentru memoriile de tipul CS i - reprezintă semnalele de selectare ale circuitelor de memorie corespunzatoare ROMINH - este un semnal de pe magistrala de extensie a sistemului care poate inhiba memoria EPROM. Dacă ROMINH = 0 memoria EPROM de pe modulul de bază este inhibată, nu poate fi adresată de către microprocesor, ROMINH = 1 memoria EPROM de pe modulul de bază este accesibilă microprocesorului. ROMSEL - este un semnal care este activ în momentul în care memoria EPROM nu este inhibată şi liniile de adresă specifică o locaţie din spaţiul alocat memoriei EPROM. Pentru memoria de tip se consideră A16 = 1 ca intrare în decodificator, deoarece se utilizează numai 64K. În acest caz numai CS1 şi CS2 pot să fie active. Deci programul din memoria permanentă trebuie să fie plasat numai în 4 din cele 6 circuite de memorie. 30

31 LOGICA DE GENERARE BUFFER-E ACCES PE MAGISTRALĂ Rolul acestei scheme logice este de a asigura activarea pe magistrala de date a informaţiilor citite din memoria EPROM. Citirea se poate face pe 16 biţi sau 8 biţi în funcţie de ciclul maşină curent, pe baza valorilor semnalelor BHE şi A0. ROMHBE = ROMSEL + HIGHBE - activare buffer date D8:15 ROMLBE = ROMSEL + A0 - activare buffer date D0:7 HIGHBE = BHE A0 Buffer-ele de date sunt orientate dinspre memorie spre magistrala de date de către semnalul MEMR. Schema detaliata de implementare a memoriei EPROM este prezentată în figura ROMINH A12 A 13 A14 A 15 A13 A14 A 15 A19 A A17 A16 ROMSEL 1 G1,2 2 A 3 B 138 ROMCS0 ROMCS1 ROMCS2 CS 0 CS 1 CS 2 A1:11 A1:12 A1:13 A1:14 A ( 2716) ( 2732) ( 2764) ( 27128) CS CSCS OE D 8:15 MEMR A B B 8286 OE A to BOE D 8:15 HIGHBE ROMSEL BHE A 0 CS CSCS OE A D 0:7 A B B D 0: MEMR OE A to BOE ROMSEL A 0 Figura Schema detaliată a memoriei EPROM 31

32 LOGICA DE MODIFICARE A SPAŢIULUI DE ADRESARE. Aşa cum s-a prezentat fiecare dintre programele de depanare trebuie să fie lansate în execuţie la punerea sub tensiune a sistemului după ce în prealabil a fost selectat cu ajutorul unor comutatoare. Pentru aceasta fiecare program de depanare, în momentul selecţiei sale trebuie să fie văzut de către microprocesor în ultimii 256 de octeţi ai spaţiului de adresare de 1Mo, adică în zona 0FFF00H - 0FFFFFH. Modificarea spaţiului de adresare trebuie facută ca în figura Spaţiu fizic Spaţiu de adresare 0FFFFFh 4k 0FF000h 0FDFFFh 4k 0FD000h Figura Modificarea spaţiului de adresare Comutarea acestor două zone de memorie se realizează prin modificarea bitului de adresă A 13 utilizat de logica de decodificare astfel: ADR13 = A13 DSW17 După ce s-au comutat aceste două zone de memorie, de 4K octeţi este necesar ca subzone de 256 octeţi să fie translatate în spaţiul 0FFF00H 0FFFFFH. Această translatare se face cu ajutorul comutatoarelor de selecţie a programelor de test: DSW1 modificând liniile de adrese care ajung la circuitele de memorie in modul urmator: ADR i = A i + 1 pentru 0 i 6, i=13; ADRi = Ai+ 1 DSW1i 4 pentru 7 i 10 ADR12 = A13 DSW17 unde A i - sunt liniile de adrese de pe magistrala sistemului, 32