HY422 Ειςαγωγό ςτα Συςτόματα VLSI Διδϊςκων: Χ. Σωτηρύου, Βοηθόσ: Π. Ματτθαιϊκησ http://www.csd.uoc.gr/~hy422 1 Περιεχόμενα υνδυαςτικά, Ακολουκιακά κυκλϊματα τατικά, Δυναμικά Κυκλϊματα MOS τατικι Λογικι MOS Δομι, Δίκτυα Ανζλκυςθσ/Κακζλκυςθσ Σρανηίςτορ ςε ςειρά/παράλλθλα Πτϊςθ Σάςθσ Δυικότθτα, Παραδείγματα NN, NOR χεδίαςθ Πολφπλοκων Πυλϊν Διάταξθ τατικϊν Πυλϊν Λογικόσ Γράφοσ Μονοπάτι Euler Γραμμο-διαγράμματα (Stick iagrams) και Σεχνικζσ χεδίαςθσ Διάταξθσ Μεταβατικι Ανάλυςθ, Διανφςματα Ειςόδου, Μεγζκθ Σρανηίςτορ Fan-in, Fan-out και Κακυςτζρθςθ Λεπτομερισ Ανάλυςθ Χωρθτικοτιτων NN4 Σεχνικζσ χεδίαςθσ Γριγορων τατικϊν Πυλϊν τατικι Λογικι Λόγου Μεγεκϊν Αντίςταςθ, NMOS, ψευδό-nmos Διαφορικι λογικι VSL τατικι Λογικι Διζλευςθσ Σεχνικζσ: Ανόρκωςθ, μθδενικό Vt, PL, πφλεσ μετάβαςθσ Δυναμικι Λογικι MOS Διαρροι, Διαμοιραςμόσ φορτίου, Ηεφξθ προσ τα πίςω, Ηεφξθ Ρολογιοφ Λογικι Ντόμινο, NPMOS 2 1

Συνδυαςτικϊ και Ακολουθιακϊ Κυκλώματα In ombinational Logic ircuit In ombinational Logic ircuit State Συνδυαστικό Ακολουθιακό put = f(in) put = f(in, State) Next State = f(urrent State, In) 3 Στατικϊ, Δυναμικϊ Κύκλωματα MOS ε ζνα ςτατικό κφκλωμα MOS θ ζξοδοσ (ςτθν μθ μεταβατικι κατάςταςθ) οδθγείται είτε προσ τθν τάςθ είτε ωσ προσ τθν γείωςθ μζςω μιασ οδοφ χαμθλισ αντίςταςθσ. Οι ζξοδοι αντιςτοιχοφν ςε ςυνδυαςτικι δυαδικι ςυνάρτθςθ (δεν υπάρχει μνιμθ) Αντικζτωσ, μια άλλθ τάξθ, τα δυναμικά κυκλϊματα αποκθκεφουν φορτίο ςε κόμβουσ υψθλισ αντίςταςθσ και ςτον χρόνο 4 2

Στατικό Λογικό Πύλη MOS - Δομό In1 In2 InN In1 In2 InN PUN PN Μόλν PMOS F(In1,In2, InN) Μόλν NMOS PUN and PN είλαη δςικά ινγηθά δίθηπα 5 NMOS Τρανζύςτορ ςε ςειρϊ/παρϊλληλα τισ παρακάτω διατάξεισ, τα τρανηίςτορ λειτουργοφν ωσ διακόπτεσ που ελζγχονται από το ςιμα τθσ πφλθσ: X Y Υ Y = = Χ X αν if Α and και Β X Y Y = X if OR Υ = Χ αν Α ι Β Τα NMOS NMOS τρανηίςτορ Transistors οδθγοφν pass a strong «ιςχυρό» 0 but 0 αλλά a weak «αςκενζσ» 1 1 6 3

PMOS Τρανζύςτορ ςε ςειρϊ/παρϊλληλα Σα PMOS ενεργοποιοφνται switch closes when όταν switch το δυναμικό control input τθσ πφλθσ is low είναι αρνθτικό (ωσ προσ τθν πθγι), άρα είναι ουςιαςτικά ενεργά αρνθτικά X Y Υ = Χ αν Α και Β = (Α + Β) Y = X if N = + X Y Υ = Χ αν Α ι Β = (ΑΒ) Y = X if OR = Τα PMOS PMOS τρανηίςτορ Transistors οδθγοφν pass a strong «ιςχυρό» 1 but 1 αλλά a weak «αςκενζσ» 0 0 7 Πτώςη Τϊςησ NMOS/PMOS PUN S 0 V GS S 0 - V Tn L L PN L 0 V GS S L V Tp S 8 4

Στατικό MOS Λογικό Σο PUN είναι το δυικό του PN Χρθςιμοποιοφμε τουσ νόμουσ e Morgan για να βροφμε το ζνα βάςθ του άλλου: (+ ) = () = + Θ πφλθ που προκφπτει είναι αρνθτικισ πολικότθτασ λόγω τθσ φφςθσ του MOS 0 είςοδο, 1 ζξοδο 1 είςοδο, 0 ζξοδο 9 Παρϊδειγμα: Στατικό NN Πίνακασ Αλθκείασ Σφνδεςθ ςτθν Γείωςθ Σφνδεςθ ςτθν Τάςθ 10 5

Παρϊδειγμα: Στατικό NOR Πίνακασ Αλθκείασ 11 Πολύπλοκη Στατικό Πύλη MOS OUT = + ( + ) 12 6

Καταςκευό Πολύπλοκησ Πύλησ F SN1 F SN4 SN2 SN3 F (a) pull-down Καταςκευι network PN (b) eriving Καταςκευι the pull-up PUN ιεραρχικά network hierarchically ανά υπό-δίκτυο by identifying sub-nets (c) complete Πλιρθσ gate πφλθ 13 Σχεδύαςη Στοιχεύων (ells) Standard ells Βαςικόσ κόκκοσ, «κφτταρα» τθσ λογικισ ςε ροζσ E Απευκφνονται ςε ροζσ Λογικισ φνκεςθσ Σοποκζτθςθσ, Διαςφνδεςθσ Όμοιο φψοσ, διαφορετικό πλάτοσ Μονάδεσ Δεδομζνων - atapath Για ομοιογενι, ομοιόμορφα ςχζδια (αρικμθτικζσ-λογικζσ πράξεισ: ακροιςτζσ, ολιςκθτζσ, πολλαπλαςιαςτζσ, κτλ.) Εμπεριζχουν διαςυνδζςεισ, μερικζσ φορζσ όχι όλεσ τακερό φψοσ και πλάτοσ 14 7

Μεθοδολογύα Standard ells - 1980 Καλάιη Δηαζπλδέζεωλ ζήκαηα GN 15 Μεθοδολογύα Standard ells 1990- Αληηζηξακκέλν Χωξίο Καλάιηα Δηαζπλδέζεωλ M2 M3 GN Αληηζηξακκέλν GN 16 8

Standard ell - Δομό N Well ell height 12 metal tracks Metal track is approx. 3 + 3 Pitch = repetitive distance between objects ell height is 12 pitch 2 In ell boundary GN Rails ~10 17 NN 2 Ειςόδων 2-input NN gate GN 18 9

Λογικόσ Γρϊφοσ Στατικόσ Πύλησ MOS Μθ κατευκυντικόσ Γράφοσ Πφλθσ Οριςμόσ Για κάκε πφλθ μποροφμε να παράγουμε ζναν γράφο με μθ κατευκυντικζσ ακμζσ, όπου: Σρανηίςτορ = μθ-κατευκυντικζσ ακμζσ Εςωτερικά-Εξωτερικά θμεία ςφνδεςεισ = κόμβοι Μονοπάτι Euler - Οριςμόσ Διαδρομι που περιζχει όλουσ τουσ κόμβουσ του γράφου διατρζχοντασ τθν κάκε ακμι μια μόνο φορά (Ανάλογο με τον γρίφο ηωγραφικισ «δεν ςθκϊνουμε το μολφβι» για να ηωγραφίςουμε ζνα ςχιμα) Ένα κοινό μονοπάτι Euler για τα PN, PUN συνεπάγεται υλοποίηση της κάτοψης πφλης με μη διακοπτόμενη διάχυση 19 Λογικόσ Γρϊφοσ Στατικόσ Πύλησ MOS j Λνγηθόο Γξάθνο X PUN X = ( + ) X i i j GN PN 20 10

Δυο εκδοχϋσ τησ Χ = (. (+)) X X GN GN 21 Κοινό Μονοπϊτι ςτον Λογικό Γρϊφο X X i j GN 22 11

Γρϊμμο-Διαγρϊμματα Stick - 1 Χρώμα Όνομα Λειτουργία Πράςινο ndiff Πθγι/καταβόκρα τρανηίςτορ Κίτρινο pdiff Κόκκινο poly Μπλε m1 Μωβ m2 υνδζςεισ: Για το ίδιο επίπεδο, πάντα ςυνδεδεμζνεσ Πθγι/καταβόκρα τρανηίςτορ Πφλθ τρανηίςτορ Διαςφνδεςθ m1 Διαςφνδεςθ m2 Για διαφορετικά, πάντα αςφνδετεσ 23 Αδιϊςτατα Διαγρϊμματα Stick - 2 Εξαιρζςεισ: Όταν το πολφ-πυρίτιο τζμνει n ι p διάχυςθ ςχθματίηονται τρανηίςτορ nfet pfet Για ςυνδζςεισ μεταξφ επιπζδων χρθςιμοποιοφμε επαφζσ, ωσ εξισ: Απαγορεφονται: Σηηο επαθέο έλα από ηα επίπεδα πξέπεη λα είλαη κέηαιιν! Δελ επηηξέπεηαη ζύκπηωζε ndiff, pdiff 24 12

Αδιϊςτατα Διαγρϊμματα Stick - 3 Κανόνεσ διαγραμμάτων 1. Ελαχιςτοποιοφμε το εμβαδό των ςχθμάτων/επιπζδων 2. Σο μικοσ των ςυνδζςεων περιορίηεται ωσ εξισ: a. ndiff, pdiff : ελάχιςτο μικοσ b. poly : μικρό, μεςαίο μικοσ c. m1, m2 : μικρό, μεςαίο ι μεγάλο μικοσ 3. Χρθςιμοποιοφμε ελάχιςτο αρικμό επαφϊν 4. τισ επαφζσ το ζνα επίπεδο πρζπει να είναι μζταλλο Διαδικαςία i. χεδιάηουμε ςχθματικό ςε επίπεδο τρανηίςτορ ii. χεδιάηουμε, διαρρυκμίηουμε τθ ςυμβολικι διάταξθ: a. Ηωγραφίηουμε για κάκε τρανηίςτορ πφλθ (poly) και διάχυςθ (diff) b. Ολοκλθρϊνουμε τθν διάταξθ με ςυνδζςεισ, επαφζσ, Vdd/Gnd 25 Αδιϊςτατα Διαγρϊμματα Stick - 4 χθματικό ςε επίπεδο τρανηίςτορ Για κάκε τρανηίςτορ ηωγραφίηουμε τισ περιοχζσ διάχυςθσ και τισ ςχετικζσ πφλεσ Ολοκλθρϊνουμε τθν διάταξθ ςυμπλθρϊνοντασ τισ διαςυνδζςεισ. Χρθςιμοποιοφμε poly μόνο για μικρά μικθ 26 13

Σχεδύαςη πύλησ βϊςη διαδρομόσ Euler Vdd Vdd pdiff Ζ Ζ ndiff Gnd Οι διαδρομζσ διατρζχουν τα τρανηίςτορ ςτθν ίδια ςειρά 27 Gnd Σχεδύαςη πύλησ βϊςη διαδρομόσ Euler Vdd Vdd pdiff Ζ Ζ ndiff Gnd Προςκζτουμε κατάλλθλα τισ διαςυνδζςεισ 28 Gnd 14

Σχεδύαςη πύλησ βϊςη διαδρομόσ Euler Vdd Οι διαδρομές δεν είναι μοναδικές! Vdd pdiff Ζ Ζ ndiff Gnd Gnd Ανταλλάςοντασ και αλλάηει θ διάταξθ του pull-down 29 Σχεδύαςη πύλησ βϊςη διαδρομόσ Euler Vdd Vdd pdiff Ζ Ζ ndiff Gnd Gnd Αν μετακινιςουμε το ςτο pull-up, δεν υπάρχει μια κοινι διαδρομι αλλά δυο τμιματα διακοπή ςτην διάχυςη 30 15

Επαλόθευςη διαγρϊμματοσ Απαγορεφονται δομζσ όπωσ οι παρακάτω: Βραχυκυκλωμζνα τρανηίςτορ Αςφνδετα τμιματα διάχυςθσ 31 Επιρροό τησ διϊταξησ ςτην ταχύτητα Για μείωςθ τθσ χωρθτικότθτασ, όταν είναι εφικτό, μειϊνουμε το φορτίο, δθλ. τισ επαφζσ ςτθν ζξοδο Vdd Vdd Β Α Α Υ Β Υ Πιο Γπήγοπη Gnd Πιο Απγή Gnd 32 16

Πύλεσ μετϊβαςησ Οι πφλεσ μετάβαςθσ δεν ταιριάηουν ςτο μοντζλο μιασ μοναδικισ γραμμισ διάχυςθσ Σο πολφ-πυρίτιο πρζπει να αποκοπεί κάκετα, λόγω των αντεςτραμμζνων ειςόδων Α Α 33 Πολυπλϋκτησ με πύλεσ Μετϊβαςησ - 1 S S Y Β Υ Β S S S Με τισ παραπάνω διαδρομζσ προκφπτει θ διάταξθ δεξιά με αναπόςπαςτο το πολφ-πυρίτιο, αλλά διαςταυρϊςεισ 34 17

Πολυπλϋκτησ με πύλεσ Μετϊβαςησ - 1 S S S S Y Α Β Υ Β S S S Αν αποςπάςουμε το πολφ-πυρίτιο ςε τμιματα προκφπτει θ παραπάνω εναλλακτικι διάταξθ 35 OI Λογικόσ Γρϊφοσ X PUN X = (+) (+) X GN PN 36 18

Παρϊδειγμα: X = + x x b c b c x x a d a d GN GN (a) Logic Λογικόσ graphs γράφοσ for (ab+cd) + cd) (b) Euler Κοινι Paths Διαδρομι {a b c {a d} b c d} x 37 GN a b c d (c) stick diagram Διάγραμμα for ordering Stick {a b c d} Τεχνικό για μεγϊλα Τρανζύςτορ Μονή Πύλη Διπλή Πύλη (αναδιπλωμένη) Μικρότερη Χωρητικότητα Διάχυσης 38 19

Ιδιότητεσ Στατικών Πυλών MOS Περύληψη Μεγάλα περικϊρια Θορφβου V OH, V OL αντιςτοιχοφν ςε Vdd, Gnd αντίςτοιχα Σα λογικά επίπεδα δεν εξαρτϊνται ςτα ςχετικά μεγζκθ των τρανηίςτορ τθσ πφλθσ ratioless logic Τπάρχει πάντα οδόσ προσ το Vdd ι Gnd για τθν ζξοδο χαμθλι αντίςταςθ εξόδου Δεν υπάρχει οδόσ από τθν είςοδο ςτθν ζξοδο υψθλότατθ αντίςταςθ ειςόδου Δεν υπάρχει ςυνεχισ ροι ρεφματοσ μεταξφ Vdd, Gnd ςτατικό ρεφμα θρεμίασ = 0 Κακυςτζρθςθ = f( L, Req των τρανηίςτορ) 39 Μοντϋλο Μεταβατικόσ Καθυςτϋρηςησ R eq R p R p R p R p R n L R n L R p int NN2 R n int INV R n R n L NOR2 40 20

Voltage [V] 2/5/2011 Καθυςτϋρηςη και Διανύςματα Ειςόδου R p R n R n R p L int Βάςθ τθσ δομισ τθσ πφλθσ, θ κακυςτζρθςθ είναι και ςυνάρτθςθ του διανφςματοσ ειςόδου: Μετάβαςθ 01 (ζξοδο) Αν και οι 2 είςοδοι γίνουν 0: Κακυςτζρθςθ είναι (0.69 R p /2. L ) Αν 1 είςοδοσ γίνει 0: Κακυςτζρθςθ είναι (0.69 R p. L ) Μετάβαςθ 10 (ζξοδο) Και οι 2 είςοδοι γίνονται 1: Κακυςτζρθςθ είναι (0.69 2.R n. L ) 41 Καθυςτϋρηςη και Διανύςματα Ειςόδου 3 2.5 2 1.5 1 0.5 0 0-0.5 100 200 300 400 42 time [ps] ==1 0 =1, =1 0 =1 0, =1 Input ata Pattern elay (psec) ==0 1 67 =1, =0 1 64 = 0 1, =1 61 ==1 0 45 =1, =1 0 80 = 1 0, =1 81 NMOS = 0.5 m/0.25 m PMOS = 0.75 m/0.25 m L = 100 ff 21

Μεγϋθη Τρανζύςτορ R p R p 2 2 4 R p 2 R n L 4 R p int 2 R n int 1 R n R n 1 L 43 Μεγϋθη Τρανζύςτορ 4 3 8 6 8 6 4 6 OUT = + ( + ) 1 2 2 2 44 22

Αριθμόσ Ειςόδων (Fan-in) και Καθυςτϋρηςη 3 2 1 t L phl Μοντζλο Elmore: 0.69 RN ( 22 33 Θ κακυςτζρθςθ αυξάνεται δραματικά ωσ προσ τον αρικμό των ειςόδων 4 1 L ) 45 Σχϋςη fan-in και Καθυςτϋρηςησ tp (psec) 1250 1000 750 500 t phl t p ηεηξαγωληθή ζρέζε Πύιεο κε fan-in κεγαιύηεξν από 4 πξέπεη λα απνθεύγνληαη 250 tt pl plη H 0 2 4 6 8 10 12 14 16 fan-in linear 46 23

Σχϋςη fan-in και Καθυςτϋρηςησ t p NOR2 t p NN2 tp (psec) t p INV Η θιίζε αληηζηνηρεί ζηελ νδεγεηηθή ηθαλόηεηα, δει. μέγεθορ, ηεο πύιεο 2 4 6 8 10 12 14 16 47 t p ςυναρτόςει αριθμού ειςόδων και εξόδων fan-in: τετραγωνικι ςχζςθ λόγω αφξθςθσ R και fan-out: γραμμικι, όμωσ θ κάκε επιπρόςκετθ πφλθ που οδθγείται προςκζτει δυο χωρθτικότθτεσ ςτθν ζξοδο Ζτςι: 2 t p a1fi a2fi a 3 FO όπου: α 1 αντιςτοιχεί ςτα παράλλθλα τρανηίςτορ και α 2 ςτα εν ςειρά 48 24

NN 4 Ειςόδων - Κϊτοψη Vdd 5 6 7 8 In 1 In 2 In 3 In 4 In 1 4 W/L = 9ι/2ι In 2 3 In 3 2 W/L = 3ι/2ι GN In 1 In 2 In 3 In 4 In 4 1 GN 49 In1 In2 In3 In4 NN 4 Ειςόδων - Κϊτοψη Vdd 5 6 7 8 In 1 In 2 In 3 In 4 In 1 4 W/L = 9ι/2ι In 2 3 W/L = 3ι/2ι GN In 1 In 2 In 3 In 4 PS (2 πιεπξέο) S (κέρξη ηελ κέζε) In 3 In 4 2 1 GN 50 In1 In2 In3 In4 25

Ανϊλυςη Μεγεθών ςτην NN 4 Ειςόδων Οι περιοχζσ rain/source μετρϊνται από το άκρθ τθσ πφλθσ, μζχρι τθν μζςθ τθσ ενεργισ περιοχισ Διαμοιράηονται ανά τρανηίςτορ Τρανηίςτορ W (μm) S (μm 2 ) (μm 2 ) PS (μm) P (μm) 1 0.375 0.3 (19λ 2 ) 0.047 (3λ 2 ) 1.875 (15λ) 0.25 (2λ) 2 0.375 0.047 (3λ 2 ) 0.047 (3λ 2 ) 0.25 (2λ) 0.25 (2λ) 3 0.375 0.047 (3λ 2 ) 0.047 (3λ 2 ) 0.25 (2λ) 0.25 (2λ) 4 0.375 0.047 (3λ 2 ) 0.3 (19λ 2 ) 0.25 (2λ) 1.875 (15λ) 5 1.125 (9λ) 0.7 (45λ 2 ) 0.42 (27λ 2 ) 2.375 (19λ) 0.75 (6λ) 6 1.125 0.42 (27λ 2 ) 0.42 (27λ 2 ) 0.75 (6λ) 0.75 (6λ) 7 1.125 0.42 (27λ 2 ) 0.42 (27λ 2 ) 0.75 (6λ) 0.75 (6λ) 8 1.125 0.7 (45λ 2 ) 0.42 (27λ 2 ) 2.375 (19λ) 0.75 (6λ) 51 Υπολογιςμόσ Κeq K eq ( V high m 0 V )(1 low m) ( 0 V high ) 1 m ( 0 V low ) 1 m Παράμετροι (Vhigh, Vlow) Αποτζλεςμα NMOS 10 Κάκετθ m = 0.5, φ = 0.9 (-2.5,-1.25) 0.57 Πλευρικι m = 0.44, φ= 0.9 (-2.5,-1.25) 0.61 NMOS 01 Κάκετθ m = 0.5, φ = 0.9 (-1.25, 0) 0.79 Πλευρικι m = 0.44, φ= 0.9 (-1.25, 0) 0.81 PMOS 10 Κάκετθ m = 0.48, φ = 0.9 (-1.25, 0) 0.79 Πλευρικι m = 0.32, φ = 0.9 (-1.25, 0) 0.86 PMOS 01 Κάκετθ m = 0.48, φ = 0.9 (-2.5,-1.25) 0.59 Πλευρικι m = 0.32, φ = 0.9 (-2.5,-1.25) 0.7 52 ΘΤ422 Διάλεξθ 5θ - Ο Αντιςτροφζασ 26

Χωρητικότητεσ Διεργαςύα 0.25μm Ζτςι, ςυνολικά οι χωρθτικότθτεσ ζχουν ωσ εξισ: GS = GS + GSO G = G + GO G = G (όταν είναι το τρανηίςτορ ςβθςτό) S = Sdiff = ddiff Παρακάτω παρακζτονται χαρακτθριςτικζσ τιμζσ για τισ ςχετικζσ παραμζτρουσ ςε διεργαςία 0.25μm. 53 ΗΥ422 - Δηάιεμε 3ε - Σπζθεπέο Ανϊλυςη Χωρητικοτότων ςτην NN 4 Ειςόδων Χωρθτικότθτα Συνιςτώςεσ (HL) Τιμι (ff) (HL) 1 d1 + s2 + 2 gd1 + 2 gs2 (0.57x0.047x2+ 0.61x0.25x0.28) + (0.57x0.047x2+ 0.61x0.25x0.28) + 2x(0.31x0.375) + 2x(0.31x0.375) = 0.658fF 2 d2 + s3 + 2 gd2 + 2 gs3 (0.57x0.047x2+ 0.61x0.25x0.28) + + 2x(0.31x0.375) + = 0.658fF 3 d3 + s4 + 2 gd3 + 2 gs4 (0.57x0.047x2+ 0.61x0.25x0.28) + + 2x(0.31x0.375) + = 0.658fF L d4 +2 gd4 + d5 + d6 + d7 + d8 + 2 gd5 + 2 gd6 + 2 gd7 + 2 gd8 (0.57x0.3x2 + 0.61x1.875x0.28) + 2x(0.31x0.375) + (0.79x0.3x2 + 0.86x0.75x0.28) + (0.79x0.3x2 + 0.86x0.75x0.28) + (0.79x0.3x2 + 0.86x0.75x0.28) + (0.79x0.3x2 + 0.86x0.75x0.28) + 2x(0.31x1.125) + 2x(0.31x1.125) + 2x(0.31x1.125) + 2x(0.31x1.125) = 5.74fF 54 27

Υπολογιςμόσ Καθυςτϋρηςησ Ζχοντασ υπολογίςει: 1 = 0.658fF 2 = 0.658fF 3 = 0.658fF L = 5.74fF Και για να υπολογίςουμε τθν κακυςτζρθςθ χρθςιμοποιοφμε τθν κακυςτζρθςθ Elmore: t phl 0.69 RN ( 22 33 4 1 L ) t phl = 0.69(13kΩ/1.5)(0.658fF + 2x0.658fF + 3x0.658fF + 4x5.74) = 160ps 55 Τεχνικϋσ Σχεδύαςησ Γρόγορων Στατικών Πυλών - 1 Αν θ χωρθτικότθτα τθσ εξόδου κυριαρχεί Μεγαλϊνουμε προοδευτικά τα μεγζκθ από τθν ζξοδο προσ τθν γείωςθ (Μ1 μεγαλφτερο, ΜΝ μικρότερο) In N MN L M1 > M2 > M3 > > MN (όζν θνληηλόηεξν ζηελ έμνδν ηόζν κηθξόηεξν ην ηξαλδίζηνξ) Πρόβληματικό στην διάταξη In 3 In 2 In 1 M3 M2 M1 3 2 1 Μπνξεί λα κεηώζεη ηελ θαζπζηέξεζε εώο 20%; Μηθξόηεξν θέξδνο ζε κηθξόηεξεο ηερλνινγίεο 56 28

Τεχνικϋσ Σχεδύαςησ Γρόγορων Στατικών Πυλών - 2 Αλλαγι ςτθν ςειρά των τρανηίςτορ εν ςειρά ανάλογα με τθν κρίςιμθ οδό Κξίζηκε νδόο Κξίζηκε νδόο In 3 1 In 2 1 In 1 0 1 M3 θνξηηζκέλνο 0 1 In 1 L M3 θνξηηζκέλνο L In M2 2 2 θνξηηζκέλνο 1 M2 2 εθθνξηηζκέλνο In M1 θνξηηζκέλνο 3 1 M1 1 εθθνξηηζκέλνο 1 Καζπζηέξεζε εμαξηάηαη από ηνλ ρξόλν εθθόξηηζεο ηωλ L, 1 θαη 2 Καζπζηέξεζε εμαξηάηαη από ηνλ ρξόλν εθθόξηηζεο ηνπ L 57 Τεχνικϋσ Σχεδύαςησ Γρόγορων Στατικών Πυλών - 3 Αλγεβρικι Αναδόμθςθ Παραγοντοποίθςθ, πολφ-επίπεδθ λογικι F = EFGH 58 29

Τεχνικϋσ Σχεδύαςησ Γρόγορων Στατικών Πυλών - 4 Ειςαγωγι ενιςχυτικϊν διατάξεων μεταξφ λογικϊν πυλϊν L L 59 Λογικό Λόγου Αντύςταςησ/Μεγεθών (Ratioed) Resistive Load R L epletion Load V T < 0 PMOS Load F F V SS F In 1 In 2 In 3 PN In 1 In 2 In 3 PN In 1 In 2 In 3 PN V SS V SS V SS (a) resistive load (b) depletion load NMOS (c) pseudo-nmos αντίςταςθ NMOS με κανάλι Ψεφδο-NMOS Η λογικι λόγου μεγεκών (ratioed) αποςκοπεί ςτθν μείωςθ των Goal: to reduce the number τρανηίςτορ, of devices χωρθτικότθτασ over complementary MOS 60 30

Λογικό Λόγου Αντύςταςησ/Μεγεθών (Ratioed) - Αντύςταςη Resistive Load R L Ν τρανηίςτορ + L V OH = Vdd N transistors + Load V OL = R PN /(R PN + R L ) V OH = Διαιρετισ Σάςθσ In 1 In 2 In 3 PN F V OL = R PN R PN + R Αςφμμετρθ καμπφλθ L μεταβίβαςθσ ssymetrical response Vo/Vi τατικι κατανάλωςθ Static power consumption Όταν Vo = Vss V SS t pl = 0.69 R L L tplh = 0.69 RLL 61 Λογικό Λόγου Αντύςταςησ/Μεγεθών (Ratioed) - Τρανζύςτορ epletion Load V T < 0 PMOS Load F V SS F In 1 In 2 In 3 PN In 1 In 2 In 3 PN V SS V SS depletion load NMOS pseudo-nmos 62 31

V out [V] 2/5/2011 Λογικό Λόγου Αντύςταςησ/Μεγεθών (Ratioed) Τρανζύςτορ Πύλη NN4 F L V OH = (similar (όπωσ to ςτο complementary ςυμβατικό MOS) V2 OL k n V Tn V OL ------------- 2 = k p ------ V 2 V Tp 2 V OL = V T 1 1 k ------ p (assuming that V k εφόςον T = V Tn = V Tp ) n SMLLER RE & LO UT STTI POWER ISSIPTION!!! Μικρότερο εμβαδό, αλλά ςθμαντικι ςτατικι κατανάλωςθ! 63 Καμπύλεσ Μετϊβαςησ Ψευδό-NMOS 3.0 2.5 2.0 W/L p = 4 1.5 1.0 W/L p = 2 0.5 W/L p = 0.5 W/L p = 0.25 W/L p = 1 0.0 0.0 0.5 1.0 1.5 2.0 2.5 V in [V] 64 32

Διαφορικό Λογικό VSL M1 M2 PN1 PN2 V SS V SS ifferential ascode Voltage Switch Logic (VSL) 65 Παρϊδειγμα VSL XOR-NXOR gate 66 33

V olta ge [V] 2/5/2011 Παρϊδειγμα VSL Μεταβατικό Ανϊλυςη 2.5 1.5 0.5,, -0.5 0 0.2 0.4 0.6 0.8 1.0 Time [ns] 67 Λογικό Τρανζύςτορ Διϋλευςησ (Pass) Inputs Switch Network τρανηίςτορ ςε διατάξεισ διακοπτϊν μεταςχθματίηουν ειςόδουσ ςε εξόδουσ N transistors χωρίσ ςυνδζςεισ No ςε static Vdd, Vss consumption Μόνο Ν αντί 2Ν τρανηίςτορ για βαςικζσ πφλεσ Μθδενικι τατικι Κατανάλωςθ! 68 34

Voltage [V] 2/5/2011 Παρϊδειγμα:N2 με τρανζύςτορ διϋλευςησ 0 F = 69 Πτώςη τϊςησ διϋλευςησ NMOS και χειριςμόσ In x 0.5 m/0.25 m 1.5 m/0.25 m 0.5 m/0.25 m 3.0 2.0 1.0 x In 0.0 0 0.5 1 1.5 2 Time [ns] 70 35

Πτώςη τϊςησ διϋλευςησ NMOS και χειριςμόσ = 2.5V = 2.5 V = 2.5 V = 2.5 V M n M 2 L M 1 Θ πτϊςθ τάςθσ ςτον κόμβο V ςυνεπάγεται μεγαλφτερο ςτατικό ρεφμα ςτθν επόμενθ πφλθ Σο PMOS δεν ζχει ποτζ Vgs = 0, κλείνει από το Vsd = 0 Επιπλζον, το Vtn του τρανηίςτορ διζλευςθσ είναι μεγαλφτερο από το Vtp (φαινόμενο ςϊματοσ) 71 Τεχνικϋσ Σχεδύαςησ με Τρανζύςτορ Διϋλευςησ 1 - Ανόρθωςη Επιπϋδου (Level Restorer) Ανορθωτής Τάσης (Level Restorer) M r M 2 M n X M 1 Πλεονζκτθμα: Vx φτάνει το Vdd Μειονεκτιματα: (α) μεγαλφτερθ χωρθτικότθτα ςτο Vx, (β) Μζγεκοσ Μr ςθμαντικόσ παράγοντασ 72 36

Voltage [V] 2/5/2011 Μϋγεθοσ Τρανζύςτορ Ανόρθωςησ 3.0 2.0 1.0 W/L r =1.75/0.25 W/L r =1.50/0.25 W/L r =1.0/0.25 W/L r =1.25/0.25 0.0 0 100 200 300 400 500 Time [ps] Πάνω όριο ςτο μζγεκοσ του τρανηίςτορ ανόρκωςθσ Σα τρανηίςτορ διζλευςθσ μπορεί να είναι ςε ςειρά κακζλκυςθ ακόμα πιο δφςκολθ 73 Τεχνικϋσ Σχεδύαςησ με Τρανζύςτορ Διϋλευςησ 2 - Λογικό τρανζύςτορ διϋλευςησ με Vt = 0 0V 2.5V 0V 2.5V Προςοχι ςε Ρεφματα Διαρροισ 74 37

Συμπληρωματικό Λογικό Τρανζύςτορ Διϋλευςησ (omplementary PT Logic) Pass-Transistor Network F (a) Inverse Pass-Transistor Network F F= F=+ F= Ý (b) F= F=+ F= Ý N/NN OR/NOR EXOR/NEXOR 75 Τεχνικϋσ Σχεδύαςησ με Τρανζύςτορ Διϋλευςησ 3 Πύλη Μεταβύβαςησ (Transmission Gate) = 2.5 V = 2.5 V L = 0 V 76 38

Αντύςταςη Πύλησ Μεταβύβαςησ 30 R n 2.5 V Rn Resistance, ohms 20 10 R p R n R p 2.5 V 0 V R p V out 0 0.0 1.0 2.0 V out, V 77 Παρϊδειγμα: Πολυπλϋκτησ ςε λογικό Μεταβύβαςησ S S S V M2 S F M1 S GN In 1 S S In 2 78 39

Παρϊδειγμα: Πύλη XOR ςε λογικό Μεταβύβαςησ 0 M2 Vdd 1 F M1 1 M3/M4 Vss 79 Παρϊδειγμα Αθροιςτόσ ςε Λογικό Μεταβύβαςησ P P i P i S Sum Generation P P P o arry Generation i i Setup i P Similar delays for sum and carry 80 40

Δυναμικό Λογικό τα ςτατικά κυκλϊματα που είδαμε μζχρι τϊρα το κάκε ςθμείο βρίςκεται ςε μια διαδρομι Vdd, Vss χαμθλισ αντίςταςθσ Είτε άμεςα, είτε ζμμεςα, μζςω άλλων ςθμάτων τα δυναμικά κυκλϊματα θ λειτουργία βαςίηεται ςε ςθμεία υψθλισ αντίςταςθσ και αποκικευςθ φορτίου/δυναμικοφ Θ αποκικευςθ και αξιολόγθςθ απαιτεί χρονικό ςθμείο αναφοράσ ρολόι ακόμα και αν είναι ςυνδυαςτικά κυκλϊματα 81 Δυναμικό Λογικό MOS Δι-φαςικι λειτουργία Προφόρτιςθ ( = 0) Αξιολόγθςθ ( = 1) 82 In 1 In 2 In 3 M p PN M e L M p M e off on off on 1 (()+) 41

Δυναμικό Λογικό Προώποθϋςεισ Εξόδου Όταν θ δυναμικι πφλθ εκφορτιςτεί δεν μπορεί να επαναφορτιςτεί παρά μόνο με τθν άφιξθ του ρολογιοφ (1 θ φάςθ) Οι είςοδοι δεν επιτρζπεται να εναλλαχκοφν κατά τθν αξιολόγθςθ 01 ναι 1 φορά 10 όχι ςθμαντικι απϊλεια φορτίου/δυναμικοφ Όταν θ ζξοδοσ είναι απομονωμζνθ η χωρητικότητα τησ αποθηκεφει την κατάςταςη τησ πφλησ! 83 Ιδιότητεσ Δυναμικών Πυλών Θ ςυνάρτθςθ υλοποιείται από το NMOS δίκτυο Ν+2 τρανηίςτορ αντί για 2Ν ςτο ςτατικό MOS VOH = Vdd (ςχεδόν), VOL = Vss Οι δυναμικζσ πφλεσ δεν ανικουν ςτθν λογικι λόγου μεγεκϊν (ratioed) Σα μεγζκθ γενικά δεν επθρεάηουν τθν λειτουργία Γριγορεσ Μικρότερθ χωρθτικότθτα ειςόδου πφλθσ (in) Μικρότερθ χωρθτικότθτα εξόδου πφλθσ (out) Μθδενικό ςτατικό ρεφμα (Isc = 0) Μεγαλφτερθ κατανάλωςθ από ςτατικζσ MOS 84 Περιςςότερθ δραςτθριότθτα, εναλλαγι ςε κάκε κφκλο 42

Ιδιότητεσ Δυναμικών Πυλών Μεγαλφτερθ κατανάλωςθ από ςτατικζσ MOS Περιςςότερθ δραςτθριότθτα, εναλλαγι ςε κάκε κφκλο Κακαρζσ εναλλαγζσ, χωρίσ ςκαμπανεβάςματα (glitches) Μεγαλφτερο φορτίο από τισ ςτατικζσ MOS ςτο ρολόι Ρολόι προυπόκεςθ Σο NMOS λειτουργεί από Vin > Vtn (δεν υπάρχει PMOS για να ανεβάςει το Vm) Χαμθλό περικϊριο κορφβου ςτο λογικό 0, NM L 85 Ζητόματα Δυναμικόσ Σχεδύαςησ 1 Διαρροό LK M p L M e V Αμηνιόγεζε Πξνθόξηηζε Πεγέο Δηαξξνήο Σο ρεφμα διαρροισ (υπό-vt) αποφορτίηει τον απομονωμζνο κόμβο 86 43

Τρόποσ Χειριςμού Διαρροόσ Σπληεξεηήο (Keeper) M p M kp L M e Μποροφμε να χρθςιμοποιιςουμε τθν ίδια προςζγγιςθ όπωσ ςτθν λογικι διζλευςθσ ανορκωτι ςυντθρθτι 87 Ζητόματα Δυναμικόσ Σχεδύαςησ 2 Διαμοιραςμόσ Φορτύου =0 M p L Σο φορτίο που βριςκόταν αρχικά ςτον L κατανζμεται, δθλ. διαμοιράηεται μεταξφ L και υνάρτθςθ του διανφςματοσ ειςόδου M e Πτϊςθ τάςθσ!!! Χαμθλότερθ αξιοπιςτία! 88 44

Παρϊδειγμα Δυναμικό XOR3 L =50fF a =15fF b =15fF c =15fF d =10fF 89 Χειριςμόσ Διαμοιραςμού Φορτύου M p M kp M e Μια γενικι λφςθ ςτο πρόβλθμα είναι θ προφόρτιςθ όλων των εςωτερικϊν κόμβων Μεγαλφτερο εμβαδό και κατανάλωςθ! 90 45

Ζητόματα Δυναμικόσ Σχεδύαςησ 3 Ζεύξη προσ τα πύςω =0 M p L1 1 =1 2 =0 L2 In =0 M e Σηαηηθή NN Δπλακηθή NN 91 Ζητόματα Δυναμικόσ Σχεδύαςησ 3 Ζεύξη προσ τα πύςω 3 2 1 1 0 In 2-1 0 2 4 6 Time, ns 92 46

Ζητόματα Δυναμικόσ Σχεδύαςησ 4 Ζεύξη ρολογιού ςτο ςόμα (lock Feedthrough) Θ χωρθτικότθτα μεταξφ και εξόδου (gd) ςυνεπάγεται ηεφξθ M p L Ζτςι όταν θ ζξοδοσ δεν οδθγείται το δυναμικό μπορεί να ανζβει πζραν του Vdd M e Ζτςι οι γριγορεσ μεταβάςεισ του ρολογιοφ ειςζρχονται ςτα εςωτερικά ςυνδυαςτικά ςιματα!!! lock Feedthrough 93 Ζητόματα Δυναμικόσ Σχεδύαςησ 4 Ζεύξη ρολογιού ςτο ςόμα (lock Feedthrough) 2.5 lock f eedthrough In 1 In 2 1.5 In 3 In 4 0.5-0.5 In & 0 0.5 Time, ns 1 lock f eedthrough 94 47

Συνδεςιμότητα Δυναμικών Πυλών In M p 1 M p 2 In M e M e 1 V Tn 2 V t Μόλν 0 1 κεηαβάζεηο επηηξέπνληαη ζηηο εηζόδνπο!!! 95 Λογικό Ντόμινο MOS (omino Logic) In 1 In 2 M p PN 1 1 1 0 1 0 0 0 1 In 4 M p M kp PN 2 In 3 In 5 M e M e 96 48

Λογικό Ντόμινο MOS (omino Logic) Τλοποιεί μόνο κετικι λογικι, δθλ. χωρίσ αντιςτροφείσ Τψθλισ ταχφτθτασ t phl =~ 0 Σο μζγεκοσ του αντιςτροφζα μπορεί να επιλζγεται βάςθ του fanout για βζλτιςτθ ταχφτθτα! 97 Λογικό Ντόμινο MOS (omino Logic) M p 1 M p M r 2 In 1 In 2 PN In 4 PN In 3 Μποπεί να απαλείθει!!! M e M e Είζνδνη 0 θαηά ηελ πξνθόξηηζε 98 49

Λογικό Ντόμινο MOS (omino Logic) χωρύσ το κϊτω τρανζύςτορ (footer) M p 1 M p 2 M p n 0 1 0 1 0 1 In 1 1 0 In 2 1 0 In 3 In n 1 0 1 0 Λιγότερο φορτίο ςτο ρολόι ταδιακι προφόρτιςθ, ςτατικό ρεφμα ςθμαντικά μεγαλφτεροσ χρόνοσ προφόρτιςθσ! 99 Δυναμικό Λογικό NP-MOS In 1 In 2 In 3 M p PN M e 1 1 1 0 1 In 4 In 5 M e PUN M p 0 0 0 1 2 (to PN) Μεηαβάζεηο 0 Μεηαβάζεηο 1 1 ζηηο εηζόδνπο ηνπ PN 0 ζηηο εηζόδνπο ηνπ PUN 100 50

Δυναμικό Λογικό NP-MOS In 1 M p 1 1 1 0 1 In 4 M e PUN In 2 In 3 PN M e In 5 M p 0 0 0 1 2 (to PN) to other PN s to other PUN s ΠΡΟΟΧΗ: Εξαιπεηική Εςαιζθηζία ζηον Θόπςβο!!! 101 51