Ακολουθιακά κυκλώματα: Μανδαλωτές και Flip-Flop

Ακολουθιακά κυκλώματα: Μανδαλωτές και Flip-Flop

Δομή της διάλεξης Εισαγωγή στην ακολουθιακή λογική Ομανδαλωτής SR Latch JK Flip-Flop D Flip-Flop Timing Definitions Latch vs Flip-Flop Ασκήσεις 2

Ακολουθιακά κυκλώματα: Μανδαλωτές και Flip-Flop Εισαγωγή στην ακολουθιακή λογική 3

Εισαγωγή στην ακολουθιακή λογική Είδη λογικών κυκλωμάτων Συνδυαστικά Η έξοδός τους καθορίζεται μόνο από την παρούσα τιμή της εισόδου. Δεν έχουν μνήμη Ακολουθιακά Η έξοδός τους καθορίζεται όχι μόνο από την παρούσα τιμή της εισόδου αλλά και από προηγούμενες τιμές της. Τα κυκλώματα αυτά έχουν μνήμη. Απαιτούν ρολόι για τη λειτουργία τους 4

Εισαγωγή στην ακολουθιακή λογική Μοντέλο ακολουθιακού κυκλώματος (κατάσταση=μνήμη) Είσοδοι Συνδυαστική Λογική Έξοδοι Τρέχουσα κατάσταση Καταχωρητές κατάστασης Επόμενη κατάσταση 5 Ρολόι

Εισαγωγή στην ακολουθιακή λογική Μηχανισμοί μνήμης (αποθήκευσης) Στατική αποθήκευση Η κατάσταση διατηρείται όσο υπάρχει τροφοδοσία Έχουν θετική ανάδραση (αναγέννηση) με εσωτερική σύνδεση της εξόδου με την είσοδο Δυναμική αποθήκευση Η κατάσταση αποθηκεύεται σε παρασιτικούς πυκνωτές Η κατάσταση διατηρείται για μικρή χρονική διάρκεια (milliseconds) Απαιτείται περιοδική ανανέωση Συνήθως απλούστερη μεγαλύτερη ταχύτητα και μικρότερη κατανάλωση 6

Ακολουθιακά κυκλώματα: Μανδαλωτές και Flip-Flop Ομανδαλωτής 7

ΟΜανδαλωτής Το βασικό στοιχείο στατικής μνήμης (latch από εδώ και μπρος)-σχήμα (α) Με ανοιχτό βρόχο ανάδρασης => Σχήμα (b) => αντιστοιχεί στην γαλάζια κυματομορφή του Σχ.(c) Η «μαύρου χρώματος» κυματομορφή του Σχ.(c) δίδεται από την σχέση υw = υz και αντιστοιχεί στο κλείσιμο του βρόχου ανάδρασης ορίζοντας τρία πιθανά σημεία λειτουργίας: A,B, C 8

Ο Μανδαλωτής- Επεξήγηση λειτουργίας Μόνο τα δύο σημεία Α, C, είναι σταθερά σημεία λειτουργίας- το κύκλωμα. μπορεί να μείνει στην κατάσταση αυτή επ άπειρο εφόσον δεν υπάρχει εξωτερικός σκανδαλισμός Tο σημείοβ=ασταθές -αν το κύκλωμα βρεθεί στο σημείο B, ο παραμικρός θόρυβος, ανάλογα με το πρόσημό του, ενισχύεται και αναγεννιέται γύρω από τον βρόχο του κυκλώματος αναγκάζοντας το σημείο λειτουργίας να ολισθήσει στο A ή C Στα Α, C η διαδικασία αυτής ολίσθησης σταματά εφόσον το κέρδος βρόχου<<1 (σχεδόν μηδέν) και οποιαδήποτε τάση μετακίνησης μειώνεται σημαντικά Για να αλλάξει κατάσταση από Α σε C (και αντίστροφα) πρέπει να τα καταστήσουμε (τα Α, C) προσωρινά ασταθή- εφαρμογή αντίστοιχου παλμού τάσης (θετικού για Α C) - αύξηση του κέρδους τάσης (βρόχου)>1 (και οι δύο αντιστροφείς για μικρό χρονικό διάστημα =ΟΝ) μετάβαση σε σημείο Β αλλαγή κατάστασης (από Α σε C και αντίστροφα Πρέπει διάρκεια παλμού> χρόνο καθυστέρησης διάδοσης του κυκλώματος (>χρόνου καθυστέρησης των δύο αντιστροφέων) Για να είναι μόνο τα A, C σταθερά σημεία λειτουργίας πρέπει το κέρδος στη μεταβατική περιοχή να είναι μεγαλύτερο από 1. Το B είναι ένα ασταθές σημείο λειτουργίας 9

ΟΜανδαλωτής (Εναλλακτικός τρόπος επεξήγησης) V i1 V o1 =V i2 V o2 V o1 V i2 = V o1 V i1 V o2 V i2 = V o1 A C B 10 V i1 = V o2

ΟΜανδαλωτής (Εναλλακτικός τρόπος επεξήγησης) V i1 V o1 V i2 V o2 cascaded inverters V i2 = V o1 A B C 11 V i1 = V o2

ΟΜανδαλωτής- Ανακεφαλαίωση Ομανδαλωτής είναιδισταθές κύκλωμα δύο συμπληρωματικών εξόδων Έχει 2 σταθερές καταστάσεις Στοιχείο μνήμης που αποθηκεύει ένα δυαδικό ψηφίο Η εξωτερική διέγερση καθορίζει την κατάσταση στην οποία θα βρεθεί ο μανδαλωτής Χρειάζεται συνεπώς μηχανισμός σκανδαλισμού ώστε να αλλάζει κατάσταση ο μανδαλωτής Ο μανδαλωτής μαζί με το κύκλωμα σκανδαλισμού σχηματίζει ένα flip-flop 12

Latches vs Flip-Flops Μανδαλωτές (Latches) level sensitive κυκλώματα τα οποία οδηγούν τις εισόδους στην έξοδο (ακολουθούν την είσοδο) όταν το ρολόι είναι high (ή low) - transparent mode Η είσοδος που δειγματοληπτείται στην κατερχόμενη (ανερχόμενη) παρυφή του ρολογιού διατηρείται σταθερή όσο το ρολόι είναι low (ή high) - hold mode Flip-Flops (edge-triggered) edge sensitive κυκλώματα που δειγματοληπτούν τις εισόδους σε μια μετάβαση του ρολογιού positive edge-triggered: 0 1 negative edge-triggered: 1 0 Υλοποιούνται χρησιμοποιώντας latches (π.χ., master-slave flip-flops) 13

Ακολουθιακά κυκλώματα: Μανδαλωτές και Flip-Flop SR Latch 14

SR Latch με NOR πύλες ΗχρήσηNOR δύο εισόδων παρέχει τον τρόπο σκανδαλισμού του latch μέσω των εισόδων S, R Για S=R=1 Q Q 0, οι έξοδοι δεν είναι συμπληρωματικές για αυτό και δεν χρησιμοποιείται αυτός ο συνδυασμός των S, R Active High είσοδοι (δηλαδή χρειάζεται λογικό high στην αντίστοιχη είσοδο S,R για να γίνει η επιθυμητή ενέργεια Set, Reset) R S Q n+1! Q n+1 0 0 Q n!q n Memory 0 1 1 0 Set 1 0 0 1 Reset 1 1 0 0 Not allowed 15

SR Latch Θεωρητική συμπεριφορά Πλήρες διάγραμμα καταστάσεων Περιλαμβάνει και τις 4 πιθανές καταστάσεις (συνδυασμούς των εξόδων) Δείχνει σε ποια νέα κατάσταση πηγαίνουμε όταν έρθει ένας από τους 4 συνδυασμούς εισόδων, από οποιαδήποτε αρχική κατάσταση Να γιατί η είσοδος SR=11 είναι μη επιτρεπτή στο SR flip-flop με NOR πύλες 16 SR=00 SR=01 Q Q' 0 1 SR=01 SR=01 SR=11 Πιθανές ταλαντώσεις μεταξύ των καταστάσεων 00 και 11 SR=00 SR=10 SR=01 SR=11 Q Q' 0 0 Q Q' 1 1 SR=10 SR=00 SR=11 SR=11 Q Q' 1 0 SR=10 SR=00 SR=10

SR Latch Παρατηρούμενη συμπεριφορά Η κατάσταση QQ'=11 πρακτικά δεν παρατηρείται Η κατάσταση QQ'=00 είναι ασταθής και ως εκ τούτου ανεπιθύμητη Ένα από τα R, S συνήθως αλλάζει πρώτο Άρα είναι ασαφές αν θα επιστρέψει στην κατάσταση 01 ή 10 Μη ντετερμινιστική μετάβαση SR=00 SR=01 Q Q' 0 1 SR=01 SR=10 SR=01 SR=11 SR=10 Q Q' 1 0 SR=00 SR=10 17 SR=00 SR=11 Q Q' 0 0 SR=11 SR=00

SR Latch Παράδειγμα λειτουργίας Reset Hold Set Reset Set Race R S Q \Q 18

SR Latch με NAND πύλες Για S=R=0 Q Q 1, οι έξοδοι δεν είναι συμπληρωματικές για αυτό και δεν χρησιμοποιείται αυτός ο συνδυασμός των S,R Active Low είσοδοι (στο σύμβολο υποδεικνύεται από τα κυκλάκια μπροστά από τις εισόδους S, R) S R Q n+1! Q n+1 1 1 Q n!q n Memory 0 1 1 0 Set 1 0 0 1 Reset 0 0 1 1 Not allowed 19

SR Latch Υλοποιήσεις (1) 20

SR Latch Υλοποιήσεις (2) 21 Σε αυτή την υλοποίηση αν είναι R=S=1, και τα δύο τρανζίστορ R, S θα άγουν ρεύμα

SR Latch Υλοποιήσεις (3) 22

SR Latch Υλοποιήσεις (4) 23 CMOS υλοποίηση ενός clocked SR flip-flop Το clock signal δηλώνεται ως Το σχετικό τμήμα του κυκλώματος για τον καθορισμό των ελάχιστων W/L λόγων των Q5, Q6 ώστε να εξασφαλίζεται η δυνατότητα μεταγωγής

SR Latch Υλοποιήσεις (5) Μια απλούστερη CMOS υλοποίηση του clocked SR flip-flop. Αυτό το κύκλωμα είναι δημοφιλές ως το βασικό κελί στη σχεδίαση στατικών random-access memory (SRAM) chips 24

Ακολουθιακά κυκλώματα: Μανδαλωτές και Flip-Flop JK Flip-Flop 25

JK Latch Περιγραφή J = clocked-set είσοδος, K=clocked-reset είσοδος Active High λογική Χρήση ρολογιού, οι αλλαγές περνούν μόνο για Clock=high Για Clock=low ηέξοδοςδιατηρείται(είναι αποθηκευμένη) Λύνει το πρόβλημα της απροσδιοριστίας στην έξοδο που παρατηρείται στο SR latch για S=R=0 (NAND υλοποίηση) Για J=K=1 προκαλείται ταλάντωση στην τιμή της εξόδου Με τη χρήση της ανάδρασης και ανάλογα με την κατάσταση του latch (την έξοδό του) ενεργοποιείται, λόγω της NAND στην είσοδο, μόνο μία από τις δύο εισόδους κάθε φορά Για J, K βραχυκυκλωμένα μετατρέπεται σε T Flip-Flop (Toggle) 26

Race (around) Problem in JK Flip Flops t loop t D Q t 1 Q Signal can race around during = 1 Η έξοδος ταλαντώνει μεταξύ 0 και 1 όσο το clock=high Μπορεί να αποφευχθεί μόνον εάν το εύρος του παλμού του φ< tloop (propagation delay του loop) 27

JK Flip-Flop Επιθυμητή λειτουργία Στο JK latch όσο χρόνο το clock είναι high, αν οι είσοδοι αλλάζουν, θα αλλάζει και η έξοδος σύμφωνα με τον πίνακα αληθείας του latch Όχι επιθυμητή λειτουργία! Σε ένα flip-flop θέλουμε η έξοδος ιδανικά να αλλάζει μόνο μετά από μία παρυφή του ρολογιού, την κατερχόμενη ή την ανερχόμενη Το θέλουμε να είναι edge-triggered στοιχείο Γι αυτό εισαγάγουμε την αρχιτεκτονική Master-Slave Παρατήρηση: Στη βιβλιογραφία μερικοί συγγραφείς ένα τέτοιο edge-triggered στοιχείο το ονομάζουν register (καταχωρητή) 28

Master-Slave JK Flip-Flop Λειτουργία Το master ενεργοποιείται με το ρολόι, ενώ το slave με το συμπλήρωμα του ρολογιού Μπορεί να έχει περισσότερες από μία εισόδους (εδώ φαίνονται τρεις) Στο σύμβολο φαίνονται και δύο ασύγχρονες είσοδοι (δεν εξαρτώνται από το ρολόι) που χρησιμοποιούνται για το ασύγχρονο preset (SD) και reset (RD) του flip-flop. Είναι active low, δηλαδή αν γίνει low η εκάστοτε ασύγχρονη είσοδος επιτελείται η λειτουργία που υπονοεί το όνομά της Λειτουργία: Clock high: το master latch είναι σε transparent mode (οι είσοδοί του επηρεάζουν την έξοδό του) ενώ το slave σε hold mode (το συμπλήρωμα του ρολογιού είναι low οπότε δεν αλλάζει η κατάστασή του) Clock low: το master latch είναι σε hold mode ενώ το slave σε transparent mode 29

Master-Slave JK Flip-Flop Λειτουργία Με την αρχιτεκτονική Master-Slave επιτυγχάνεται η επιθυμητή συμπεριφορά: Όταν το ρολόι είναι high, το slave latch είναι παγωμένο οπότε δεν παρατηρείται αλλαγή στις εξόδους παρόλο που οι είσοδοι μπορεί να αλλάζουν (και να επηρεάζουν τις εξόδους του master latch) Όταν το ρολόι είναι low, το master latch είναι παγωμένο οπότε οι είσοδοι J, K δεν έχουν καμία επίδραση και η έξοδος μένει πάλι σταθερή (το slave latch δυνητικά μπορεί να αλλάζει αλλά τροφοδοτείται με τις παγωμένες εξόδους του master latch, οπότε τελικά δεν παρατηρείται καμία αλλαγή) Συμπέρασμα: Ηέξοδος αλλάζει μόνο κατά τη μετάβαση high to low του ρολογιού και άρα με την αρχιτεκτονική Master-Slave μετατρέψαμε δύο levelsensitive latches σε flip-flop με συμπεριφορά edgetriggered 30

Ones catching πρόβλημα Έστω ότι το slave είναι σε κατάσταση reset, και το clock είναι high Λόγω της ανάδρασης και της NAND εισόδου, η J είσοδος ενεργοποιείται και η K απενεργοποιείται Οποιοδήποτε spike ή glitch (που μπορεί να προέρχεται από το κύκλωμα που οδηγεί τις εισόδους J, K) στην J είσοδο θα αναγκάσει το master latch να είναι σε κατάσταση set Πλέον είναι αδύνατο να έρθει σε κατάσταση reset το latch αυτό, διότι η K είσοδος είναι απενεργοποιημένη Η J είσοδος έπιασε ένα 1 που ακολούθως θα μεταφερθεί στο slave όταν το clock πέφτει Η ανάδραση και οι NAND εισόδου που λύνουν το πρόβλημα της απροσδιοριστίας του SR latch, δημιουργούν το πρόβλημα ones catching στο master slave JK FF Λύσεις: Το ρολόι μένει στο high όσο λιγότερο γίνεται (μη εφαρμόσιμη λύση) Χρήση (αμιγώς) JK edge-triggered 31

Βασική αρχή της Edge-Triggered Τεχνικής Η λογική της edge-triggered προσέγγισης έγκειται στο να επιτραπεί η αλλαγή κατάστασης του f-f μόνο σε ανιούσα ή κατιούσα παρυφή του ρολογιού glitches ή οποιεσδήποτε αλλαγές σε οποιοδήποτε άλλο χρονικό σημείο μπλοκάρονται Αυτό γενικώς επιτυγχάνεται εξασφαλίζοντας ότι οι N1 παλμοί (δεδομένων) που In X εμφανίζονται στα S, R άκρα του latch είναι όσο δυνατόν πιο μικρής διαρκείας και συμβαίνουν σύγχρονα με ανιούσα ή κατιούσα παρυφή του ρολογιού Αυτό εξασφαλίζει και το παραπλεύρως κύκλωμα N2 Out In X Out = Mono-Stable Multi-Vibrator t plh 32

JK Edge-Triggered Flip-Flop Όταν το ρολόι είναι high, οι J, K είσοδοι δεν φτάνουν στο S, R latch γιατί εμποδίζονται από το δεύτερο επίπεδο πυλών NAND Όταν το ρολόι είναι low, οι J, K είσοδοι ήδη εμποδίζονται από το πρώτο επίπεδο πυλών NAND Άρα η έξοδος πλέον δεν είναι level sensitive ΗέξοδοςτουFF μεταβάλλεται καθώς το ρολόι έρχεται σε low κατάσταση, και η κατάσταση εξόδου οφείλεται στην κατάσταση των J, K εισόδων λίγο πριν (χρόνος setup) την κατερχόμενη παρυφή του ρολογιού Στην κατερχόμενη παρυφή του ρολογιού θα εμφανιστεί ένας στενός παλμός είτε στην S είτε στην R είσοδο, ανάλογα με τις τιμές των J, K και θα επηρεάσουν την έξοδο του latch Αμέσως μετά (όταν δηλ. CK=low ) οι έξοδοι των δύο πρώτων NAND gates ανέρχονται στο 1 και μετατρέπονται στην είσοδο του 2 ου ζεύγους NAND πυλών στο 0 οδηγώντας έτσι τις εισόδους του SR latch σε 1, 1 και συνεπώς δεν μπορεί έπειτα από αυτή την χρονική στιγμή να αλλάξουν οι έξοδοι Q, Q. Το κύκλωμα συγχωρεί οποιαδήποτε spikes στις εισόδους J, K πριναπότο χρόνο setup Το σύμβολο > στο ρολόι υποδηλώνει edge-triggered 33 λειτουργία, και το κυκλάκι negative edge-triggered

Timing Definitions Χρόνοι σχετικοί με edge-triggered στοιχεία t setup : χρόνος για τον οποίο η είσοδος πρέπει να έχει σταθεροποιηθεί (να είναι έγκυρη) πριν από την παρυφή του ρολογιού t hold : χρόνος για τον οποίο η είσοδος πρέπει παραμείνει σταθερή έγκυρη μετά την παρυφή του ρολογιού t C-Q : worst case καθυστέρηση μετάδοσης (με αναφορά στην παρυφή του ρολογιού) απαραίτητος χρόνος για να αντιγραφεί η είσοδος D στην έξοδο Q CLK t su t hold t D Q D DATA STABLE t Clk t C-Q 34 Q OUTPUT STABLE t

Άλλα είδη Flip-Flops T J K Q Q D J K Q Q T Q D Q Q Q Toggle Flip-Flop Delay Flip-Flop 35 J= K βραχυκυκλωμένα σε τροφοδοσία. ΗέξοδοςQ αλλάζει κατάσταση με κάθε clock -ταλαντώνει δηλ. συνεχώς μεταξύ 0 και 1 Το D F-F όπως υπονοεί το όνομά του σε κάθε clock απλώς μεταφέρει στην έξοδό του την πληροφορία που βλέπει στη ν είσοδό του

Ακολουθιακά κυκλώματα: Μανδαλωτές και Flip-Flop D Flip-Flop 36

D Flip-Flop Ευρεία χρήση σε ψηφιακά κυκλώματα και συστήματα υλοποίηση καταχωρητών Ο αντιστροφέας στην είσοδο D εξασφαλίζει ότι οι S, R είσοδοι προς το latch θα είναι πάντα συμπληρωματικές Η Q έξοδος απλώς ακολουθεί την D είσοδο (προσωρινή αποθήκευση δεδομένων) Η συγκεκριμένη υλοποίηση είναι positive edge-triggered Υπάρχει και level sensitive (transparent) δηλαδή latch Άσκηση: κάνετε τις απαραίτητες τροποποιήσεις στο JK latch ώστε να το μετατρέψετε σε ένα transparent D latch 37

D latch Λειτουργία Για ρολόι C=1 Ηπύλημετάδοσης1 είναι on και η 2 είναι off Σπάει η ανάδραση Η κατάσταση της εισόδου D μεταφέρεται μέσω του ζεύγους αντιστροφέων στις εξόδους. Η Q ακολουθεί τη D (transparent) Για ρολόι C=0 Ηπύλημετάδοσης1 είναι off και η 2 είναι on Κλείνει ο βρόχος ανάδρασης Η είσοδος D απενεργοποιείται Η κατάσταση του ζεύγους αντιστροφέων μανδαλώνεται, παγώνει, διαμέσου της πύλης μετάδοσης 2 Λόγω της πύλης μεταφοράς είναι κατάλληλο για CMOS τεχνολογία Level-Sensitive Κύκλωμα: Το κύκλωμα είναι σε transparent mode για όσο χρόνο C=1 -ή είσοδός του εμφανίζεται κατ ευθείαν στην έξοδο του κατά την διάρκεια αυτού του χρονικού διαστήματος με μία χρονική καθυστέρηση που ισούται με την καθυστέρηση διάδοσης μέσω των δύο αντιστροφέων 38

Master-Slave D Flip-Flop Μετατρέπεται σε edge-triggered λόγω master-slave Για ρολόι C=1 TG 1,4 είναι on και 2,3 είναι off (ισοδύναμο a) Το δεύτερο ζεύγος αντιστροφέων είναι μανδαλωτής και συγκρατεί την πληροφορία που τοποθετήθηκε προηγούμενα Για ρολόι C=0 39 TG 1,4 είναι off και 2,3 είναι on (ισοδύναμο b) Η είσοδος D απενεργοποιείται Ηπύλημετάδοσης2 μανδαλώνει την πληροφορία που υπήρχε στην είσοδο D ακριβώς πριν την αλλαγή κατάστασης του ρολογιού Κατά τη διάρκεια της μετάβασης του ρολογιού η κατάσταση της D διατηρείται προσωρινά στις κομβικές χωρητικότητες που αφορούν τους δύο πρώτους αντιστροφείς Ηπύλημετάδοσης3 μεταδίδει τα αποθηκευμένα δεδομένα στις εξόδους (ενημέρωση της εξόδου) Η Q έχει πλέον δεδομένα που ήταν αρχικά στην είσοδο D για C=1

Master-Slave D Flip-Flop- Πρόβλημα με overlapping clocks In A B D Τα επικαλυπτόμενα ρολόγια μπορούν να οδηγήσουν στα ακόλουθα προβλήματα, εάν λ.χ ταφκαιφ είναι ταυτοχρόνως high Η κατάσταση του κόμβου Α=ακαθόριστη δεδομένου ότι οδηγείται ταυτόχρονα από τα σήματα In και Β Overlapping Clocks Can Cause Race Conditions Το σήμα εισόδου In μπορεί να διαδοθεί μέσω των master και slave flip-flops και να καταστρέψουν την κατάσταση του F-F δημιουργώντας race conditions Undefined Signals 40 Τα επικαλυπτόμενα ρολόγια μπορεί να είναι το αποτέλεσμα της διαδικασίας clock generation (λ.χ λόγω της καθυστέρησης διάδοσης του αντιστροφέα εάν χρησιμοποιείται για την δημιουργία του φ εκ του φ) Εναλλακτικά η επικάλυψη θα μπορούσε να οφείλεται στα διαφορετικά propagation delays του clock routing network (clock skew)

Master-Slave D Flip-Flop 2 phase nonoverlapping clocks In D Τα προηγούμενα προβλήματα μπορoύν να αποφευχθούν με την χρήση 2 non overlapping clocks και επιλέγοντας την χρονική τους απόσταση t φ12 αρκετά μεγάλη ώστε να μην δημιουργείται επικάλυψη ακόμη και με την παρουσία clock routing delays. Κατά την διάρκεια του t φ12 τα master-slave FFs απομονώνονται, οι βρόχοι τους παραμένουν ανοικτοί και η είσοδος In είναι αποσυνδεδεμένη t 12 Οι καταστάσεις των FFs διατηρούνται με την βοήθεια των χωρητικοτήτων εισόδου των αντίστοιχων inverters=pseuodostatic latch To t φ12 δεν πρέπει να διαρκεί τόσο πολύ ώστε να οδηγεί σε απώλεια τηςκατάστασης των FFs λόγω leakage (ρευμάτων διαρροής (πρακτικά t φ12 <1 ή 2 msecs 41

2-phase dynamic flip-flop In D Input Sampled t φ12 42 Output Enable Πλήρως δυναμική προσέγγιση- απαραίτητο το refreshing περιοδικά Σημαντική μείωση πολυπλοκότητας (μόλις 6 transistors-χρήση του σε pipelined data paths και register files σε DSP και microprocessors) Μειονεκτήματα: Απαραίτητη η ύπαρξη 2μη επικαλυπτόμενων clocks ήκαι4 εάν χρησιμοποιούνται complementary transmission gates Για αποφυγή επικάλυψης σε όλο το chip,t φ12 = αρκετά μεγάλο επίπτωση στην απόδοσή του Η διανομή ενός ή και δύο ζευγών ρολογιών έτσι ώστε να είναι μη επικαλυπτόμενα σεένα μεγάλο die (chip) είναι δύσκολη υπόθεση

Master-Slave D Flip-Flop CMOS υλοποίηση του Master-Slave D Flip-Flop που περιλαμβάνει και ασύγχρονες εισόδους θέσης και επαναφοράς (υπερισχύουν του ρολογιού) CLK=0, TG1, TG4=ON &TG2, TG3=OFF, Master απομονώνεται από slave, βρόχος slave F-F κλείνει (το F-F διατηρεί την προηγούμενή του κατάσταση),βροχος master F-F παραμένει ανοικτός CLK=1, TG1, TG4=OFF &TG2, TG3=ON, βρόχος Master κλείνει και απομονώνεται από είσοδο D (κλειδώνει στην τιμή του D πριν ανιούσα παρυφή ρολογιού),βρόχος slave ανοίγει και έξοδοςπαίρνει τιμή εισόδου D από master Συνολικό 43 Συμπέρασμα: Έξοδος Q παίρνει την τιμή της εισόδου D που υπήρχε ακριβώς πριν την μετάβαση του clock (C) σε υψηλό επίπεδο (C=1)

Ακολουθιακά κυκλώματα: Μανδαλωτές και Flip-Flop Latch vs Flip-Flop 44

Latches vs Flip-Flops Μανδαλωτές (Latches) level sensitive κυκλώματαταοποίαοδηγούντιςεισόδουςστηνέξοδο (ακολουθούν την είσοδο) όταν το ρολόι είναι high (ή low) - transparent mode Η είσοδος που δειγματοληπτείται στην κατερχόμενη (ανερχόμενη) παρυφή του ρολογιού διατηρείται σταθερή όσο το ρολόι είναι low (ή high) - hold mode Flip-Flops (edge-triggered) edge sensitive κυκλώματα που δειγματοληπτούν τις εισόδους σε μια μετάβαση του ρολογιού positive edge-triggered: 0 1 negative edge-triggered: 1 0 Υλοποιούνται χρησιμοποιώντας latches (π.χ., master-slave flip-flops) 45

Latches vs Flip-Flops Ορισμοί Στη βιβλιογραφία υπάρχει σύγχυση με τους ορισμούς των στοιχείων latch, flip-flop και register Σε αυτή τη διάλεξη Ένας latch είναι level sensitive Ένας register (καταχωρητής) είναι edge-triggered Για το flip-flop διευκρινίζεται αν είναι edge-triggered ήόχι 46

Latches vs Flip-Flops Latch Register (positive edge-triggered) αποθηκεύει την είσοδο όταν το ρολόι είναι low αποθηκεύει την είσοδο στην ανερχόμενη παρυφή του ρολογιού D Q D Q Clk Clk Clk D Q Clk D Q 47

Latches vs Flip-Flops Παράδειγμα D Clk Q positive edge-triggered flip-flop D Clk D Q Qedge Clk transparent (level-sensitive) latch Qlatch Η συμπεριφορά διαφέρει όταν η είσοδος αλλάζει ενώ το ρολόι είναι high 48

Latches vs Flip-Flops Τύπος Πότε δειγματοληπτείται η είσοδος Πότε η έξοδος είναι έγκυρη Unclocked latch Πάντα Μετά από propagation delay από την αλλαγή της εισόδου Level-sensitive latch Clock high (T su /T h γύρω από την κατερχόμενη παρυφή του ρολογιού) Μετά από propagation delay από την αλλαγή της εισόδου ή παρυφή ρολογιού (όποιο έρθει αργότερα) Master-slave flip-flop Clock high (T su /T h γύρω από την κατερχόμενη παρυφή του ρολογιού) Μετά από propagation delay από την κατερχόμενη παρυφή του ρολογιού Negative edge-triggered flip-flop High-to-low μετάβαση του ρολογιού (T su /T h γύρω από την κατερχόμενη παρυφή του ρολογιού) Μετά από propagation delay από την κατερχόμενη παρυφή του ρολογιού 49

Ακολουθιακά κυκλώματα: Μανδαλωτές και Flip-Flop Ασκήσεις 50

Άσκηση 1 Εκφώνηση (προς λύση) Δύο αντιστροφείς CMOS που λειτουργούν με τροφοδοτικό 5V έχουν V IH και V IL 2.42 και 2.0 V αντίστοιχα και εξόδους 0.4 και 4.6 V αντίστοιχα. Οι αντιστροφείς είναι συνδεδεμένοι σε συνδεσμολογία μανδαλωτή. Προσεγγίζοντας την χαρακτηριστική μεταφοράς κάθε πύλης με μία ευθεία γραμμή μεταξύ των σημείων κατωφλίου, σχεδιάστε τη χαρακτηριστική μεταφοράς ανοιχτού βρόχου του μανδαλωτή. Ποιες είναι οι συντεταγμένες του σημείου Β; ΠοιοείναιτοκέρδοςβρόχουστοΒ; 51

Άσκηση 1-Σχήμα 52

Άσκηση 1-Λύση 53 Είναι προφανές ότι το κέρδος ανοικτού βρόχου και για τις δύο πύλες είναι 100

Άσκηση 2 Εκφώνηση Για το παρακάτω κύκλωμα του SR flip-flop η V DD =5V, V T =1V και K 1 =K 2 =K 3 =K 4 =K. Βρείτε τις τιμές των K 5 =K 6 έτσι ώστε το flip-flop να αλλάζει κατάσταση όταν εφαρμοστεί σήμα θέσης ή επαναφοράς ίσο με V DD /2. 54

Άσκηση 2 Λύση Επειδή Κ 1 =Κ 3 =Κ 2 =Κ 4 οι δύο αντιστροφείς του latch έχουν τάση κατωφλίου V DD /2=2.5V. Ας υποθέσουμε ότι η έξοδος Q είναι high (V DD ) και συνεπώς η άλλη έξοδος θα είναι low και ότι εφαρμόζεται high είσοδος στο R και low είσοδος σto S αντίστοιχα. Ας υποθέσουμε ότι είμαστε στο οριακό σημείο όπου πρόκειται να γίνει αναστροφή των εξόδων με Q= (V DD /2)+ και Q = 0 ακόμη Το Q 3 είναι σε αγωγή με τάση V GS =-5V (= 0 - V DD ). Το Q 5 πρέπει να ρυθμίσει την τάση στην έξοδο Q και να την τραβήξει κάτω από τα 2.5V ώστε το latch να αλλάξει κατάσταση. Για να γίνει αυτό θα πρέπει το ρεύμα που μπορεί να τραβήξει το Q5 να μπορεί να εξισώσει τουλάχιστον το ρεύμα που δίνει το Q3 στοοριακόαυτόσημείο(q= (V DD /2)+ ) έτσι ώστε να κατεβάσει το Q τουλάχιστον λίγο κάτω από V DD /2 ώστε να μπορεί να συντελεστεί η αναστροφή των εξόδων Για να συμβεί αυτό θα πρέπει συνεπώς τουλάχιστον I DS5 =I (για Q= V DS3 DD /2 και Q = 0) Tα Q5 (VGD= V DD -V DD /2 =2.5>VT=1), Q3 (VGD= 0 V DD /2 = -2.5<VT= -1), Q2 (VGD= V DD /2-0 =2.5>VT=1) => στην ωμική περιοχή, ενώ τα Q 1 (VGS=0-0=0), Q 6 (VGS= 0-0=0) στην αποκοπή και Q 55 4 (VGS= V DD /2 - V DD = - V DD /2 >VT=1) αρχίζει σιγά-σιγά και γίνεται ΟΝ

Άσκηση 2 Λύση Άρα: I DS3 = I DS5 => K5(2(V GS5 V T )V DS5 -V 2 DS5 ) = K3(2(V GS3 V T )V DS3 -V 2 DS3 => Κ5 (2(5-1)2.5-2.5 2 ) = Κ3 (2(5-1)2.5-2.5 2 )=> Κ5=Κ3=K κατ ελάχιστο. Ομοίως συνάγεται ότι Κ6=Κ4=K κατ ελάχιστο (εάν δηλ. υποτεθεί ότι εφαρμοζεται «1» στο S και «0» σto R αντίστοιχα και είμαστε στο σημείο με Q = (V DD /2)+ και Q=1 ακόμη) 56

Ασκηση 2.1- Εκφώνηση και Λύση 57

Ασκηση 2.1-Σχήμα 58

Άσκηση 2.1-Λύση Συνέχεια 59

Άσκηση 3 Εκφώνηση και Λύση A:Οι κυματομορφές Clk, J, K που φαίνονται στο σχήμα εφαρμόζονται στο JK masterslave flip-flop της διαφάνειας 29. Με το FF αρχικά σε επαναφορά (Reset), σχεδιάστε την κυματομορφή που προκύπτει στην έξοδο Q των master και slave latches. Q: To master latch έχει την δυνατότητα να αλλάξει την κατάστασή του όσο το Clk είναι high. Έτσι, το master latch θα αλλάξει κατάσταση, αν κατά την διάρκεια του Clk=high υπάρξει είσοδος στα J και Κ τέτοια ώστε αυτό να αποκτήσει διαφορετική κατάσταση από το slave. Η αλλαγήστοmaster latch θα συμβεί όσο το Clk=high. Η κατάσταση του master latch θα περάσει στο slave στην πίπτουσα παρυφή του Clk. Οι κυματομορφές του master και του slave latch δίδονται παρακάτω: 60

Άσκηση 4 Εκφώνηση Επαναλάβατε την προηγούμενη άσκηση για το JK edgetriggered flip-flop του παρακάτω σχήματος. Υποθέστε ότι το flip-flop είναι αρχικά σε τοποθέτηση (Set). 61

Άσκηση 4 Λύση Το συγκεκριμένο JK edge-triggered flip-flop δειγματοληπτεί την κατάσταση των J και K στην πίπτουσα παρυφή του Clk. Οι κυματομορφή της εξόδου δείχνεται παρακάτω: 62

Άσκηση Προόδου 2014 Για τις κυματομορφές των J, K εισόδων και ρολογιού (ClK) που δίδονται στο Συνημμένο Φύλλο 1 (Σχ.1.2) απεικονίσατε τις αντίστοιχες κυματομορφές εξόδων Q(JKL) και Q(edge) που θα μας έδιναν ένα JK Latch καθώς και ένα JK positive edge triggered Flip- Flop (δηλ. ακμοπυροδοτούμενο κατά ανιούσα παρυφή ρολογιού) αντίστοιχα. Επισημάνατε οποιαδήποτε περίοδο απροσδιοριστίας εντοπίσετε κατά την απεικόνιση των κυματομορφών. Υποθέσατε και στις δύο περιπτώσεις ότι αρχικά Q=0. Υποθέσατε επίσης ότι ο παλμός του ρολογιού είναι σαφώς μεγαλύτερος του χρόνου καθυστέρησης (propagation delay) του JK Latch. 63

Άσκηση Προόδου 2014- Λύση 64

Άσκηση 5 Εκφώνηση Για το D flip-flop της διαφάνειας 30 αριθμείστε τις πύλες 1 έως 6. (α) Με Clk=D=Low και S=R=High, προσδιορίστε την κατάσταση εξόδου της κάθε πύλης. Υποθέστε ότι αρχικά το flip-flop είναι σε τοποθέτηση. (β) Επαναλάβετε το (α) για CLK=High. 65

Άσκηση 5 Λύση (α) Εφόσον το Clk=D=Low οι πύλες G 2, G 3 και G 4 θα έχουν έξοδο 1. Η πύλη G 1 έχει και τις τρεις εισόδους της σε 1 και συνεπώς θα έχει έξοδο 0. To latch εξόδου έχει τις εισόδους του στο 1 και συνεπώς δεν αλλάζει κατάσταση, δηλαδή G 5 = 1 και G 6 = 0. 66

Άσκηση 5 Λύση (β) Εφόσον D= 0 ηέξοδοςτηςg 4 = 1. Eφ όσον το flip-flop είναι σε τοποθέτηση, οι είσοδοι της G 6 είναι όλες 1 και συνεπώς η έξοδος της G 3 = 1. ΓιανασυμβαίνειαυτόθαπρέπειηέξοδοςτηςG 2 να είναι 0 και τότε η έξοδος της G 1 θα είναι 1 και της G 5 θα είναι και αυτή 1. 67

Πανεπιστήμιο Πατρών, Πολυτεχνική Σχολή Τμήμα Ηλεκτρολόγων Μηχανικών & Τεχνολογίας Υπολογιστών Τομέας Ηλεκτρονικής & Υπολογιστών, Εργαστήριο Ηλεκτρονικών Εφαρμογών Η διάλεξη έγινε στο πλαίσιο του προγράμματος EΠΕΑΕΚ II από το μεταπτυχιακό φοιτητή Παπαμιχαήλ Μιχαήλ για το μάθημα Ψηφιακά Ολοκληρωμένα Κυκλώματα και Συστήματα Καθηγητής Κωνσταντίνος Ευσταθίου 2008 68