HY422 Ειςαγωγή ςτα υςτήματα VLSI. 5/9/ ΗΤ422 - Διάλεξθ 10θ Χρονιςμόσ. Γενικό Μοντζλο φγχρονου Κυκλώματοσ

Σχετικά έγγραφα
HY220 Εργαςτήριο Ψηφιακών Κυκλωμάτων. Διδάςκων: Χ. ωτηρίου, Βοηθοί: Ε. Κουναλάκησ, Π. Ματτθαιάκησ, Δ. Σςαλιαγκόσ.

HY333 Εργαστηριακή Σχεδίαση Ψηφιακών Κυκλωμάτων με εργαλεία Ηλεκτρονικού Σχεδιαστικού Αυτοματισμού.

ΗΥ220 Εργαστήριο Ψηφιακών Κυκλωμάτων

Χρονισμός Σύγχρονων Κυκλωμάτων, Καταχωρητές και Μανταλωτές. Χειμερινό Εξάμηνο

ΗΥ220 Εργαστήριο Ψηφιακών Κυκλωμάτων

ΗΥ220 Εργαστήριο Ψηφιακών Κυκλωµάτων

HY330 Ψηφιακά Κυκλώματα - Εισαγωγή στα Συστήματα VLSI. 1 ΗΥ330 - Διάλεξη 7η - Ακολουθιακά Κυκλώματα

ΗΥ220 Εργαστήριο Ψηφιακών Κυκλωµάτων

Κεφάλαιο 7 ο. Γ. Τσιατούχας. VLSI Technology and Computer Architecture Lab. Ακολουθιακή Λογική 2


HY523 Εργαςτηριακή Σχεδίαςη Ψηφιακών Κυκλωμάτων με εργαλεία Ηλεκτρονικού Σχεδιαςτικού Αυτοματιςμού. 2 ΗΥ523 - Χωροκζτθςθ

7 η διάλεξη Ακολουθιακά Κυκλώματα

Κεφάλαιο 10 ο. Γ. Τσιατούχας. VLSI Systems and Computer Architecture Lab. Ακολουθιακή Λογική 2

3 θ διάλεξθ Επανάλθψθ, Επιςκόπθςθ των βαςικϊν γνϊςεων τθσ Ψθφιακισ Σχεδίαςθσ

ΗΥ220 Εργαστήριο Ψηφιακών Κυκλωμάτων. Χειμερινό Εξάμηνο

HY523 Εργαςτηριακό χεδύαςη Ψηφιακών Κυκλωμϊτων με εργαλεύα Ηλεκτρονικού χεδιαςτικού Αυτοματιςμού.

Σχεδίαση CMOS Ψηφιακών Ολοκληρωμένων Κυκλωμάτων

HY422 Ειςαγωγή ςτα Συςτήματα VLSI. HY422 - Διάλεξθ 4θ - Διαςυνδζςεισ

ΗΜΥ 210 ΣΧΕΔΙΑΣΜΟΣ ΨΗΦΙΑΚΩΝ ΣΥΣΤΗΜΑΤΩΝ. Χειµερινό Εξάµηνο 2016 ΔΙΑΛΕΞΗ 15: Καταχωρητές (Registers)

ΤΙΤΛΟΣ ΕΡΓΑΣΤΗΡΙΑΚΗΣ ΑΣΚΗΣΗΣ ΚΑΤΑΧΩΡΗΤΕΣ ΟΛΙΣΘΗΤΕΣ

«Σχεδιασμός Ψηφιακών Συστημάτων σε FPGA» Εαρινό εξάμηνο Διάλεξη 8 η : Μηχανές Πεπερασμένων Κaταστάσεων σε FPGAs

HY437 Αλγόριθμοι CAD

ΗΜΥ 210: Σχεδιασμός Ψηφιακών Συστημάτων. Καταχωρητές 1

Συπικζσ Γλϊςςεσ Περιγραφισ Τλικοφ Διάλεξθ 5

Σχεδίαςη Σφγχρονων Ακολουθιακών Κυκλωμάτων

Xρονισμός ψηφιακών κυκλωμάτων

Ελλθνικι Δθμοκρατία Σεχνολογικό Εκπαιδευτικό Ίδρυμα Ηπείρου. Ψθφιακά Ηλεκτρονικά. Ενότθτα 9 : Διαδικαςία φνκεςθσ Φϊτιοσ Βαρτηιϊτθσ

HY121 Ηλεκτρικϊ Κυκλώματα

Περίληψη. ΗΜΥ-210: Λογικός Σχεδιασµός Εαρινό Εξάµηνο Παράδειγµα: Καταχωρητής 2-bit. Καταχωρητής 4-bit. Μνήµη Καταχωρητών

HY437 Αλγόριθμοι CAD

26-Nov-09. ΗΜΥ 210: Λογικός Σχεδιασμός, Χειμερινό Εξάμηνο Καταχωρητές 1. Διδάσκουσα: Μαρία Κ. Μιχαήλ

HY225 Οργϊνωςη Υπολογιςτών

Σχεδιασμός Ψηφιακών Συστημάτων

Περιεχόμενα. Πρόλογος... XI. Κεφάλαιο 1. Συστήματα Βασισμένα σε FPGA Κεφάλαιο 2. Τεχνολογία VLSI Εισαγωγή Βασικές Αρχές...

Ελλθνικι Δθμοκρατία Σεχνολογικό Εκπαιδευτικό Ίδρυμα Ηπείρου. Ψθφιακά Ηλεκτρονικά. Ενότθτα 10 : Καταχωρθτζσ Φϊτιοσ Βαρτηιϊτθσ

HY437 Αλγόριθμοι CAD

Κ. ΕΥΣΤΑΘΙΟΥ, Γ. ΠΑΠΑΔΟΠΟΥΛΟΣ ΠΑΤΡΑ

Ψηφιακή Λογική και Σχεδίαση

Ακολουκιακά Λογικά Κυκλώματα

Χρονική ανάλυση και χρονισμός ψηφιακών κυκλωμάτων

Ψθφιακά Ηλεκτρονικά. Ενότθτα 5 : Ανάλυςθ κυκλώματοσ με D και JK FLIP- FLOP Φώτιοσ Βαρτηιώτθσ

Ελίνα Μακρή

«Σχεδιασμός Ολοκληρωμένων Κυκλωμάτων» Χειμερινό εξάμηνο Ακολουθιακός Κώδικας

K24 Ψηφιακά Ηλεκτρονικά 9: Flip-Flops

Δημοκρίτειο Πανεπιστήμιο Θράκης Τμήμα Ηλεκτρολόγων Μηχανικών & Μηχανικών Υπολογιστών. Συστήματα VLSI. Πρόοδος Άνοιξη 2018

ΠΕΡΙΕΧΟΜΕΝΑ ΠΕΡΙΕΧΟΜΕΝΑ.3 ΑΣΥΓΧΡΟΝΟΣ ΔYΑΔΙΚΟΣ ΑΠΑΡΙΘΜΗΤΗΣ.5 ΑΣΥΓΧΡΟΝΟΣ ΔΕΚΑΔΙΚΟΣ ΑΠΑΡΙΘΜΗΤΗΣ.7 ΑΣΥΓΧΡΟΝΟΣ ΔΕΚΑΔΙΚΟΣ ΑΠΑΡΙΘΜΗΤΗΣ ΜΕ LATCH.

What we should learn. Συστήματα VLSI 2

Ελλθνικι Δθμοκρατία Τεχνολογικό Εκπαιδευτικό Ίδρυμα Ηπείρου. Ψθφιακά Ηλεκτρονικά. Ενότθτα 13 : Άλλοι Μετρθτζσ Φϊτιοσ Βαρτηιϊτθσ

Ψηφιακή Σχεδίαση Ενότητα 10:

Ακολουθιακό κύκλωμα Η έξοδος του κυκλώματος εξαρτάται από τις τιμές εισόδου ΚΑΙ από την προηγούμενη κατάσταση του κυκλώματος

HY121 Ηλεκτρικϊ Κυκλώματα

Σχεδιασμός Ψηφιακών Συστημάτων

Χρονισμός ψηφιακών κυκλωμάτων

Ελλθνικι Δθμοκρατία Σεχνολογικό Εκπαιδευτικό Ίδρυμα Ηπείρου. Ψθφιακά Ηλεκτρονικά. Ενότθτα 11 : Μετρθτζσ Ριπισ Φϊτιοσ Βαρτηιϊτθσ

Σχεδίαση υψηλών επιδόσεων pipelining παράλληλη επεξεργασία

Ελλθνικι Δθμοκρατία Τεχνολογικό Εκπαιδευτικό Ίδρυμα Ηπείρου. Ψθφιακά Ηλεκτρονικά. Ενότθτα 1 : Ειςαγωγι. Φϊτιοσ Βαρτηιϊτθσ

Ακολουθιακό κύκλωμα Η έξοδος του κυκλώματος εξαρτάται από τις τιμές εισόδου ΚΑΙ από την προηγούμενη κατάσταση του κυκλώματος

Τεχνικζσ Ανάλυςησ Διοικητικών Αποφάςεων

Κεφάλαιο 7: Μοντελοποίθςθ ςυμπεριφοράσ

ΑΣΚΗΣΗ 2: Μελζτη πυκνωτών. Στόχοσ. Θεωρητικό υπόβαθρο. Εκτζλεςη τησ άςκηςησ. Θα μελετιςουμε επίπεδουσ πυκνωτζσ με και χωρίσ διθλεκτρικό.

Εργαστηριακή άσκηση στο μάθημα του Αυτομάτου Ελέγχου (ΜΜ803)

ΘΕΡΜΟΔΤΝΑΜΙΚΗ IΙ. Ενότθτα 4: Χθμικζσ αντιδράςεισ αερίων τακερά Χθμικισ Ιςορροπίασ Πρότυπθ Ελεφκερθ Ενζργεια

«Σχεδιασμός Ολοκληρωμένων Κυκλωμάτων» Χειμερινό εξάμηνο Μηχανές Πεπερασμένων Καταστάσεων

Σχεδιασμός Ολοκληρωμένων Κυκλωμάτων VLSI II

ΑΝΩΣΑΣΟ ΕΚΠΑΙΔΕΤΣΙΚΟ ΙΔΡΤΜΑ ΠΕΙΡΑΙΑ ΣΕΧΝΟΛΟΓΙΚΟΤ ΣΟΜΕΑ ΧΟΛΗ ΣΕΧΝΟΛΟΓΙΚΩΝ ΕΦΑΡΜΟΓΩΝ ΣΜΗΜΑ ΜΗΧΑΝΙΚΩΝ ΑΤΣΟΜΑΣΙΜΟΤ Σ.Ε.

Σχεδιασμός Ψηφιακών Συστημάτων

Ενότητα ΑΡΧΕΣ ΑΚΟΛΟΥΘΙΑΚΗΣ ΛΟΓΙΚΗΣ LATCHES & FLIP-FLOPS

Μικροηλεκτρονική - VLSI

ΤΜΗΜΑ ΠΛΗΡΟΦΟΡΙΚΗΣ & ΤΗΛΕΠΙΚΟΙΝΩΝΙΩΝ ΥΛΙΚΟ ΚΑΙ ΑΡΧΙΤΕΚΤΟΝΙΚΗ ΥΠΟΛΟΓΙΣΤΩΝ. Ενότητα 1. Λογικής Σχεδίασης. Καθηγητής Αντώνης Πασχάλης

Θέματα χρονισμού σε φλιπ-φλοπ και κυκλώματα VLSI

ΤΙΤΛΟΣ ΕΡΓΑΣΤΗΡΙΑΚΗΣ ΑΣΚΗΣΗΣ ΣΥΓΧΡΟΝΟΙ ΜΕΤΡΗΤΕΣ

ΗΥ220: Εργαστήριο σχεδίασης ψηφιακών κυκλωμάτων Χριστόφορος Κάχρης

Δυναμικι Μθχανϊν I. Διάλεξθ 16. Χειμερινό Εξάμθνο 2013 Τμιμα Μθχανολόγων Μθχ., ΕΜΠ

HY220 Εργαςτήριο Ψηφιακών Κυκλωμάτων. 9/28/ ΗΥ220 - Διάλεξθ 3θ, Επανάλθψθ

Seventron Limited. Οδηγίες χρήσης EnglishOnlineTests.com

Ιςοηυγιςμζνα δζντρα και Β- δζντρα. Δομζσ Δεδομζνων

ΗΜΥ 210: Σχεδιασμό Ψηφιακών Συστημάτων, Χειμερινό Εξάμηνο 2008

ΗΜΥ 210 ΣΧΕΔΙΑΣΜΟΣ ΨΗΦΙΑΚΩΝ ΣΥΣΤΗΜΑΤΩΝ

ΑΣΚΗΣΗ 9. Tα Flip-Flop

Ενδεικτικζσ Λφςεισ Θεμάτων

ΛΕΙΣΟΤΡΓΙΚΆ ΤΣΉΜΑΣΑ. 7 θ Διάλεξθ Διαχείριςθ Μνιμθσ Μζροσ Γ

Μετατροπι Αναλογικοφ Σιματοσ ςε Ψθφιακό. Διάλεξθ 10

Slide 1. Εισαγωγή στη ψυχρομετρία

CLK CLK D Q D Q. Όταν η είσοδος αλλάζει μέσα D στο παράθυρο δειγματοληψίας Q η έξοδος μπορεί να γίνει

Ψηφιακή Σχεδίαση. Δρ. Μηνάς Δασυγένης Εργαστήριο Ψηφιακών Συστημάτων και Αρχιτεκτονικής Υπολογιστών

Εςωτερικό υδραγωγείο

Παράςταςη ακεραίων ςτο ςυςτημα ςυμπλήρωμα ωσ προσ 2

HY220 Εργαςτόριο Ψηφιακών Κυκλωμϊτων

HY437 Αλγόριθμοι CAD

ΝΟΜΟΙ ΚΙΝΗΗ ΠΛΑΝΗΣΩΝ ΣΟΤ ΚΕΠΛΕΡ

ΣΕΙ ΔΤΣ. ΜΑRΚΕΔΟΝΙΑ ΧΟΛΗ ΣΕΧΝΟΛΟΓΙΚΩΝ ΕΦΑΡΜΟΓΩΝ ΣΜΗΜΑ ΗΛΕΚΣΡΟΛΟΓΙΑ ΜΑΘΗΜΑ: ΗΛΕΚΣΡΟΣΕΧΝΙΑ Ι

Ακολουθιακές εντολές. (Peter Ashenden, The Students Guide to VHDL)

Πρόγραμμα Μεταπτυχιακών Σπουδών «Πληροφορική και Εφαρμογές»

Σο θλεκτρικό κφκλωμα

Προςζξτε ότι για τα A, B ςε ςειρά, θ πθγι του πάνω, όταν είναι ανοικτό φτάνει μόνο τα (Vdd Vtn)V.

Πανεπιστήμιο Πατρών Τμήμα Φυσικής Εργαστήριο Ηλεκτρονικής. Ψηφιακά Ηλεκτρονικά. Ακολουθιακή Λογική. Επιμέλεια Διαφανειών: Δ.

Πανεπιςτιμιο Κφπρου ΟΙΚ 223: Μακθματικά για οικονομολόγουσ ΙΙ Διδάςκων:

2

Ψηφιακή Λογική Σχεδίαση

ΑΤΡΜΑΣΕ ΕΠΙΚΟΙΝΩΝΙΕ ΑΚΗΕΙ

Transcript:

HY422 Ειςαγωγή ςτα υςτήματα VLSI Διδάςκων: Χ. ωτηρίου, Βοηθόσ: Π. Ματθαιάκησ http://www.csd.uoc.gr/~hy422 1 ΗΤ422 - Διάλεξθ 10θ Χρονιςμόσ Περιεχόμενα Γενικό Μοντζλο φγχρονου Κυκλώματοσ Είδθ Μονοπατιών τατικι Χρονικι Ανάλυςθ Βάςθ Περιοριςμών Χρόνοσ Αναχώρθςθσ, Χρόνοσ Άφιξθσ, Ενεργζσ Ακμζσ Παράδειγμα τατικισ Χρονικισ Ανάλυςθσ Χρονικοί Περιοριςμοί ςτο Ρολόι Απόκλιςθ (Skew), Σρίκλιςμα (Jitter) χεδίαςθ Δζντρων Φραγι Ρολογιοφ (Clock Gating) 2 ΗΤ422 - Διάλεξθ 10θ Χρονιςμόσ 1

Περιεχόμενα Γενικό Μοντζλο φγχρονου Κυκλώματοσ Είδθ Μονοπατιών τατικι Χρονικι Ανάλυςθ Βάςθ Περιοριςμών Χρόνοσ Αναχώρθςθσ, Χρόνοσ Άφιξθσ, Ενεργζσ Ακμζσ Παράδειγμα τατικισ Χρονικισ Ανάλυςθσ Χρονικοί Περιοριςμοί ςτο Ρολόι Απόκλιςθ (Skew), Σρίκλιςμα (Jitter) χεδίαςθ Δζντρων Φραγι Ρολογιοφ (Clock Gating) 3 ΗΤ422 - Διάλεξθ 10θ Χρονιςμόσ Γενικό Μοντέλο ύγχρονου Κυκλώματοσ Πιθανή Ανάδπαζη Ππυηεύοςζερ Είζοδοι (Primary Inputs) Πιθανή Ανάδπαζη υνδυαςτικι Λογικι (.Λ.) Καηασυπηηέρ Πιθανή Ανάδπαζη υνδυαςτικι Λογικι (.Λ.) Καηασυπηηέρ Ππυηεύοςζερ Έξοδοι (Primary Outputs) Ρολόι υνδζςεισ, Καταχωρθτζσ αποτελοφνται από πολλαπλά bit Καταχωρητζσ φνολο Flip-flop υνοριακά τοιχεία Ππυηεύοςζερ Είζοδοι (Primary Inputs) υνδυαςτική Λογική (ςφννεφο) Σοπικζσ Ζξοδοι = f(σοπικών Ειςόδων) Είναι πικανό να υπάρχει ανάδραςθ μεταξφ των τμθμάτων 4 2

Περιεχόμενα Γενικό Μοντζλο φγχρονου Κυκλώματοσ Είδθ Μονοπατιών τατικι Χρονικι Ανάλυςθ Βάςθ Περιοριςμών Χρόνοσ Αναχώρθςθσ, Χρόνοσ Άφιξθσ, Ενεργζσ Ακμζσ Παράδειγμα τατικισ Χρονικισ Ανάλυςθσ Χρονικοί Περιοριςμοί ςτο Ρολόι Απόκλιςθ (Skew), Σρίκλιςμα (Jitter) χεδίαςθ Δζντρων Φραγι Ρολογιοφ (Clock Gating) 5 ΗΤ422 - Διάλεξθ 10θ Χρονιςμόσ τατική Χρονική Ανάλυςη D Q D Q υνδυαςτικι Λογικι (.Λ.) D Q D Q Ρολόι Χρονικζσ Παράμετροι Καταχωρητών T clk : Περίοδοσ Ρολογιοφ T su : Setup time T hd : Hold time T c2q : Clock to Q (worst-case) T c2qm : Clock to Q (min) Χρονικζσ Παράμετροι.Λ. T cl : Μζγιςτθ Κακυςτζρθςθ.Λ. Κπίζιμο μονοπάηι T clm : Ελάχιςτθ Κακυςτζρθςθ.Λ. Ελάχιστο μονοπάτι 6 3

ΧΑ Ελάχιςτη Περίοδοσ D Q υνδυαςτικι 1 Λογικι (.Λ.) D Q 2 D Q CL out Clk Clk In T su T hd a b Q T 1 c2q a b T c2qm CL out A B T clogm T cl T su2 T clk T c2q + T cl + T su 7 ΧΑ Περιοριςμόσ Διατήρηςησ (Hold) D Q υνδυαςτικι 1 Λογικι (.Λ.) D Q 2 D Q Clk Clk In T su T hd a b Q T 1 c2q a b T c2qm CL out A B T clm T cl T hd2 T hd T c2qm + T clm 8 4

Περιεχόμενα Γενικό Μοντζλο φγχρονου Κυκλώματοσ Είδθ Μονοπατιών τατικι Χρονικι Ανάλυςθ Βάςθ Περιοριςμών Χρόνοσ Αναχώρθςθσ, Χρόνοσ Άφιξθσ, Ενεργζσ Ακμζσ Παράδειγμα τατικισ Χρονικισ Ανάλυςθσ Χρονικοί Περιοριςμοί ςτο Ρολόι Απόκλιςθ (Skew), Σρίκλιςμα (Jitter) χεδίαςθ Δζντρων Φραγι Ρολογιοφ (Clock Gating) 9 ΗΤ422 - Διάλεξθ 10θ Χρονιςμόσ Παράδειγμα (1/6) T and = 2ns, T or = 1ns, T mux = 3ns, T c2q = 0.5ns, T c2qm = 0.2ns, T su =0.4ns, T hd = 0.3ns Ποιό είναι το κρίσιμο μονοπάτι; Πόςθ είναι θ ελάχιςτθ περίοδοσ ρολογιοφ; Καλφπτονται όλεσ οι ςυνκικεσ χρονιςμοφ; 10 5

Παράδειγμα (2/6) T and = 2ns, T or = 1ns, T mux = 3ns, T c2q = 0.5ns, T c2qm = 0.2ns, T su =0.4ns, T hd = 0.3ns Ποιό είναι το κρίςιμο μονοπάτι; 11 Παράδειγμα (3/6) T and = 2ns, T or = 1ns, T mux = 3ns, T c2q = 0.5ns, T c2qm = 0.2ns, T su =0.4ns, T hd = 0.3ns Πόςθ είναι θ ελάχιςτθ περίοδοσ ρολογιοφ; T min = T c2q + T and + T mux + T and + T su = 7.9 ns 12 6

Παράδειγμα (4/6) T and = 2ns, T or = 1ns, T mux = 3ns, T c2q = 0.5ns, T c2qm = 0.2ns, T su =0.4ns, T hd = 0.3ns Καλφπτονται όλεσ οι ςυνκικεσ χρονιςμοφ; OXI!!! Ζχουμε T clm = 0 ns και T c2qm = 0.2ns Πρζπει T hd T c2qm + T clm 13 Παράδειγμα (5/6) 0 T and = 2ns, T or = 1ns, T mux = 3ns, T c2q = 0.5ns, T c2qm = 0.2ns, T su =0.4ns, T hd = 0.3ns Καλφπτονται όλεσ οι ςυνκικεσ χρονιςμοφ; Πρζπει T hd T c2qm + T clm Προςκζτουμε μια πφλθ με Σ or = 1ns (αρκεί;) Ζςτω T orm = T or και γενικά για όλεσ τισ πφλεσ, Σώρα ΝAI!!! Ζχουμε T clm = 1ns και T c2qm = 0.2ns 14 7

Παράδειγμα (6/6) T and = 2ns, T or = 1ns, T mux = 3ns, T c2q = 0.5ns, T c2qm = 0.2ns, T su =0.4ns, T hd = 0.3ns Καλφπτονται όλεσ οι ςυνκικεσ χρονιςμοφ; Πρζπει T hd T c2qm + T clogm υνικωσ βάηουμε 2 αντιςτροφείσ (ζςτω T invm = 0.3ns) ΟΚ!!! Ζχουμε T clm = 0.6 ns και T c2qm = 0.2ns 15 Περιεχόμενα Γενικό Μοντζλο φγχρονου Κυκλώματοσ Είδθ Μονοπατιών τατικι Χρονικι Ανάλυςθ Βάςθ Περιοριςμών Χρόνοσ Αναχώρθςθσ, Χρόνοσ Άφιξθσ, Ενεργζσ Ακμζσ Παράδειγμα τατικισ Χρονικισ Ανάλυςθσ Χρονικοί Περιοριςμοί ςτο Ρολόι Απόκλιςθ (Skew), Σρίκλιςμα (Jitter) χεδίαςθ Δζντρων Φραγι Ρολογιοφ (Clock Gating) 16 ΗΤ422 - Διάλεξθ 10θ Χρονιςμόσ 8

Περιοριςμοί ςτο Ρολόι Απόκλιςη (Skew) D AQ B Clk Δ Αν Δ = 0, το ςφςτθμα εναλλάςςει τιμζσ ΑΒ, ΒΑ, το παραπάνω παράδειγμα απόκλιςθσ άφιξθσ μπορεί να εμπεριζχεται και ςυνδυαςτικι λογικι μεταξφ Α, Β. Σι κα ςυμβεί κακώσ το Δ 0, και το Δ μεγαλώνει; Ο διακζςιμοσ χρόνοσ ΒΑ μικραίνει Αν Δ Σc2q, τότε θ είςοδοσ του Β κα ζχει γίνει Β, μια και κα ζχει επαναγραφεί το Α, άρα κα μείνουμε με ΒΒ, ΒΒ, 17 Απόκλιςη (Skew) και Σρίκλιςμα (Jitter) Απόκλιςη (Skew) τακερι από κφκλο ςε κφκλο Απόκλιςθ ςτουσ χρόνουσ άφιξθσ ςτο ςιμα ρολογιοφ ςτα διαφορετικά ςθμεία του κυκλώματοσ Σρίκλιςμα (Jitter) Μεταβλθτι απόκλιςθ από μεταβατικά, περιοδικά θ μθ φαινόμενα ςε ςυγκεκριμζνο ςθμείο του κυκλώματοσ Τ jitter Τ skew 18 9

Θετική και Αρνητική Απόκλιςη (α) Θεηική Απόκλιζη Ρολόι και Δεδομένα ππορ ηην ίδια καηεύθςνζη (β) Απνηηική Απόκλιζη Ρολόι και Δεδομένα ππορ ανηίθεηη καηεύθςνζη 19 Θετική Απόκλιςη Η ακμή αποζηολήρ καηαθηάνει ππιν ηην ακμή λήτηρ 20 10

Αρνητική Απόκλιςη Η ακμή λήτηρ καηαθηάνει ππιν ηην ακμή αποζηολήρ 21 Σρίκλιςμα (Jitter) Σο τρίκλιςμα προκαλεί δυναμικι μεταβολι τθσ περιόδου Σ από κφκλο ςε κφκλο 22 11

ΧΑ με Απόκλιςη και Σρίκλιςμα Απόκλιση: T sk = δ Τρίκλισμα : T jt t clk1 t clk2 T clk T c2q + T cl + T su + T sk + 2T jt (σείπιζηη πεπίπηυζη μέγιζηηρ καθςζηέπηζηρ) T hd T c2qm + T clm -T sk - 2T jt (σείπιζηη πεπίπηυζη ελάσιζηηρ καθςζηέπηζηρ 23 Πηγέσ Απόκλιςησ, Σρικλίςματοσ (1): Γεννιτρια ρολογιοφ (PLL) Σρίκλιςμα (3): Μεταβλθτότθτα ςτισ υνδζςεισ Απόκλιςθ (2): Μεταβλθτότθτα ςτουσ οδθγοφσ Απόκλιςθ (4, 5): Μεταβλθτότθτα ςτθν τάςθ πθγισ, κερμοκραςία Σρίκλιςμα και Απόκλιςθ (6, 7): Αλλθλοεπίδραςθ μζςω Χωρθτικότθτασ (Παραςιτικζσ υνδζςεισ Πυκνωτών) Σρίκλιςμα 25 12

Δέντρα/Δίκτυα Ρολογιού και ΧΑ Καταχωρθτισ Χπόνοι Άθιξηρ Ενιςχυτισ Buffer Καταχωρθτισ Ρίηα - CLK Ενιςχυτισ Buffer Απόκλιζη Καταχωρθτισ Καταχωρθτισ Σφποι Δικτφων Ρολογιοφ Δζντρο (όπωσ δεξιά) Πλζγμα (Mesh) Ενιςχυτισ Buffer Καταχωρθτισ Καταχωρθτισ 26 Διάταξη Η-Δένδρου Με ηέλεια ιζοζκέλιζη ηυν μονοπαηιών η απόκλιζη μποπεί να γίνει μηδέν Μποπεί να ςποζηηπίξει θπαγή ηος πολογιού ζε διάθοπα επίπεδα ηος δένδπος 27 13

Πραγματικό Η-Δέντρο 28 Περιεχόμενα Γενικό Μοντζλο φγχρονου Κυκλώματοσ Είδθ Μονοπατιών τατικι Χρονικι Ανάλυςθ Βάςθ Περιοριςμών Χρόνοσ Αναχώρθςθσ, Χρόνοσ Άφιξθσ, Ενεργζσ Ακμζσ Παράδειγμα τατικισ Χρονικισ Ανάλυςθσ Χρονικοί Περιοριςμοί ςτο Ρολόι Απόκλιςθ (Skew), Σρίκλιςμα (Jitter) χεδίαςθ Δζντρων Φραγι Ρολογιοφ (Clock Gating) 29 ΗΤ422 - Διάλεξθ 10θ Χρονιςμόσ 14

Φραγή Ρολογιού (Clock Gating) Κατά ζνα μεγάλο ποςοςτό, οι καταχωρθτζσ διατθροφν τθν τιμι τουσ από κφκλο ςε κφκλο Ιδζα τόχοσ να εμποδίςουμε την ςχετική μετάβαςη του ρολογιοφ Μείωςη δυναμικήσ κατανάλωςησ ενζργειασ clk clk en en_1 en_2 en_3 en_4 30 Φραγή Ρολογιού με χρήςη Μανταλωτή Σο ςιμα ενεργοποίθςθσ (Enable) είναι ςτακερό μόνο πριν την ςχετική ακμή Χρησιμοποιούμε μανταλωτή πολικότητας αντίθετης των flip-flop Enable Clock D G Latch Q Gated_clock Clock Stability region Enable Q Gated_clock 31 15

Παράδειγμα Alpha 21264 600MHz, 0.35μm CMOS t cycle = 1.67ns t rise = 0.35ns t skew = 50ps Πολλαπλά τοπικά ρολόγια με δυνατότθτα φραγισ 2.8 nf φορτίο ςτο ρολόι 40 cm απόςταςθ ςτουσ τελευταίουσ οδθγοφσ PLL 32 ΗΤ422 - Διάλεξθ 10θ Χρονιςμόσ Παράδειγμα Alpha 21264 600MHz, 0.35μm CMOS 33 ΗΤ422 - Διάλεξθ 10θ Χρονιςμόσ 16

Παράδειγμα Alpha 21264 600MHz, 0.35μm CMOS ps 5 10 15 20 25 30 35 40 45 50 ps 300 305 310 315 320 325 330 335 340 345 GCLK Skew (at Vdd/2 Crossings) GCLK Rise Times (20% to 80% Extrapolated to 0% to 100%) 34 ΗΤ422 - Διάλεξθ 10θ Χρονιςμόσ 17