7. Ψηφιακά Ηλεκτρονικά

1 7. Ψηφιακά Ηλεκτρονικά 7.1 Εισαγωγή Στα προηγούμενα μελετήσαμε τη λειτουργία του τρανζίστορ στην ενεργό περιοχή, χαρακτηριστικό της οποίας είναι ότι τα σήματα εισόδου και εξόδου μπορούν να λάβουν συνεχείς τιμές. Τα κυκλώματα που λειτουργούν σε αυτή την περιοχή λέγονται αναλογικά κυκλώματα. Σε αντίθεση με τα αναλογικά κυκλώματα τα λεγόμενα ψηφιακά κυκλώματα λειτουργούν με δίτιμες συναρτήσεις οι οποίες αναφέρονται κατά κανόνα σε τιμές δυναμικού και αντιστοιχούν στα στοιχεία 0/1. Αν η υψηλότερη τιμή δυναμικού αντιστοιχεί στην κατάσταση 1, τότε λέμε ότι έχουμε θετική λογική, όπως εικονίζεται στο σχήμα 7-1. Αν η υψηλότερη τιμή αντιστοιχεί στην κατάσταση 0, τότε λέμε ότι έχουμε αρνητική λογική, όπως εικονίζεται στο σχήμα 7-2. 7-1 7-2 Τα ψηφιακά κυκλώματα διακρίνονται σε συνδυαστικά και ακολουθιακά. Συνδυαστικά κυκλώματα είναι εκείνα όπου η τιμή της εξόδου εξαρτάται από υην τιμή της εισόδου (ή εισόδων). Στα ακολουθιακά η τιμή της εξόδου εξαρτάται από τις παρελθούσες τιμές των εισόδων. 7.2 Η σχέση του δεκαδικού με το δυαδικό σύστημα Στο δεκαδικό σύστημα όπου η βάση είναι το 10, ένας αριθμός εκφράζεται ως άθροισμα εκθετικών του 10 πολλαπλασιασμένων επί τον αντίστοιχο αριθμό π.χ. 2673568=8x10 0 +6x10 1 +5x10 2 +3x10 3 x7x10 4 +6x10 5 +2x10 6 Στο δεκαδικό σύστημα συμβαίνει ακριβώς το ίδιο. Εδώ βάση είναι το 2. Παράδειγμα: 11001=1x2+0x2 1 +0x2 4 +1x2 3 +1x2 4 =1+0+0+8+16=25 Η συνεχής διαίρεση του δεκαδικού με το 2 δίνει τον αντίστοιχο ψηφιακό με αντιστροφή των υπολοίπων της διαίρεσης:

2 25 : 24 1 1 2 12 : 12 0 0 2 6 : 6 0 0 2 3 : 2 1 1 2 1: 0 1 1 2 0 11001 = 25 7.3 Λογικές πύλες και υλοποίηση τους Οι λογικές πύλες είναι οι μονάδες οι οποίες συνδυαζόμενες παράγουν την ψηφιακή λειτουργία ενός κυκλώματος. Τα στοιχεία που τις συνθέτουν είναι δίοδοι και τρανζίστορ και λειτουργούν αποκλειστικά σε δύο καταστάσεις. Στη δίοδο αυτή η απαίτηση ικανοποιείται από την αρχή λειτουργίας της επαφής p-n (ορθή-ανάστροφη πόλωση). Στο τρανζίστορ, όπου υπάρχουν τρεις περιοχές λειτουργίας αποκλείεται η λειτουργία στην ενεργό περιοχή και γίνονται δεκτές οι λειτουργίες στην αποκοπή και στον κόρο. Έτσι στην αποκοπή έχουμε την τάση V CE =V CC και στον κόρο V CE 0. 7.3.1 Πύλη OR: Α+Β=Υ Η λογική OR ικανοποιεί τον πίνακα αλήθειας του σχήματος 7-3. Στο σχήμα 7-4 εικονίζεται το σύμβολο της. 7-3 7-4 Στα σχήματα 7-5 και 7-6 εικονίζονται τα κυκλώματα με διόδους για τη θετική και την αρνητική λογική αντίστοιχα της πύλης OR. Και στις δύο περιπτώσεις το δυναμικό V(0) είναι αυτό που αντιστοιχεί στην κατάσταση 0. 7-5 7-6

3 Εξετάζουμε τη λειτουργία της θετικής λογικής. Αν στις εισόδους Α, Β εφαρμοστεί το δυναμικό V(0), που αντιστοιχεί στην κατάσταση 0, τότε καμία από τις δύο διόδους δεν άγει, γιατί στα άκρα κάθε μιας έχουμε μηδενική διαφορά δυναμικού, η αντίσταση R δε διαρρέεται από ρεύμα, επομένως στην έξοδο Υ λαμβάνουμε το δυναμικό V(0) που αντιστοιχεί στη μηδενική κατάσταση. Αν εφαρμοστεί σε οποιαδήποτε από τις διόδους το υψηλότερο δυναμικό που αντιστοιχεί στην κατάσταση 1, τότε η δίοδος άγει και η έξοδος Υ λαμβάνει την τιμή της εισόδου. Στην αρνητική λογική όπου οι δίοδοι έχουν αναστραφεί, λαμβάνουμε τα ακριβώς αντίστροφα. Επαγωγικά επαληθεύεται η λειτουργία της OR για περισσότερες εισόδους. Διαπιστώνουμε επίσης ότι επαληθεύονται οι επόμενες ταυτότητες της άλγεβρας Boole: Α+Β+C=(A+B)+C A+B=B+A A+A=A A+1=1 A+0=A 7.3.2 Πύλη ΑND: ΑΒ=Υ Η λογική AND ικανοποιεί τον πίνακα αλήθειας του σχήματος 7-7. Στο σχήμα 7-8 εικονίζεται το σύμβολο της. 7-7 7-8 Στα σχήματα 7-9 και 7-10 εικονίζονται τα κυκλώματα με διόδους για τη θετική και την αρνητική λογική αντίστοιχα της πύλης ΑΝD. Και στις δύο περιπτώσεις το δυναμικό V(1) είναι αυτό που αντιστοιχεί στην κατάσταση 1. 7-9 7-10 Εξετάζουμε τη λειτουργία της θετικής λογικής. Αν σε μία από τις εισόδους εφαρμόζεται δυναμικό που αντιστοιχεί στην καττάσταση 0, τότε η δίοδος άγει, η πτώση τάσης στα άκρα της είναι μηδέν, συνεπώς η έξοδος Υ λαμβάνει το δυναμικό της κατάστασης 0. Για να λάβει η έξοδος το δυναμικό V(0) που αντιστοιχεί στην κατάσταση 1, πρέπει να εφαρμοστεί και

4 στις δύο δυναμικό V(0). Στην αρνητική λογική οι δίοδοι έχουν αναστραφεί, οπότε λαμβάνουμε τα ακριβώς αντίστροφα. Επαγωγικά επαληθεύεται η λειτουργία της AND για περισσότερες εισόδους. Διαπιστώνουμε επίσης ότι επαληθεύονται οι επόμενες ταυτότητες της άλγεβρας Boole: ΑΒC=(AB)C AB=BA AA=A A1=A A0=0 A(B+C)=AB+AC 7.3.3 Κύκλωμα NOT, ή αντιστροφέας (Inverter) Ο αντιστροφέας ικανοποιεί τον πίνακα αλήθειας του σχήματος 7-11. Στο σχήμα 7-12 εικονίζεται το σύμβολο του αντιστροφέα. 7-11 7-12 Το κύκλωμα ενός αντιστροφέα εικονίζεται στο σχήμα 7-13. Όταν λάβει η είσοδος την τιμή V in =0, τότε το τρανζίστορ έρχεται σε αποκοπή, οπότε η έξοδος λαμβάνει τιμή V out =V CC. Όταν εφαρμοστεί στην είσοδο κατάλληλο σήμα, ώστε να έρθει το τρανζίστορ στον κόρο, τότε V CE 0. Το πρόβλημα το έχουμε αντιμετωπίσει στην Εφαρμογή 7 του κεφαλαίου 4 και συνίσταται στην επιλογή καταλλήλων αντιστάσεων. Συνήθως χρησιμοποιούμε στην είσοδο σήμα ίσο με την τάση τροφοδοσίας. 7-13

7.3.4 Πύλη EXCLUSIVE OR (XOR): 5 Y = (A +B)(AB) Η λογική EXCLUSIVE OR ικανοποιεί τον πίνακα αλήθειας του σχήματος 7-14. Στο σχήμα 7-15 εικονίζεται το σύμβολο της. 7-14 7-15 Στο διάγραμμα του σχήματος 7-16 εικονίζεται η πύλη EXCLUSIVE OR κατασκευασμένη από μία πύλη OR μία πύλη AND και τον αντιστροφέα INV και στον πίνακα του σχήματος 7-17 η επαλήθευση του.. 7-16 7.3.5 Πύλη NAND: είναι η αντιστροφή της AND. Στο σχήμα 7-18 εικονίζεται ο πίνακας αλήθειας της NAND και στο σχήμα 7-19 το σύμβολο της. 7-17 7-18 7-19 Στο σχήμα 7-20 εικονίζεται ένα κύκλωμα NAND. Είναι συνδυασμός των κυκλωμάτων AND θετικής λογικής και INVERTER (NOT). Η έξοδος της AND είναι είσοδος του αντιστροφέα, οι αντιστάσεις του οποίου έχουν υπολογιστεί έτσι ώστε να οδηγείται το τρανζίστορ στον κόρο, όταν γίνει η είσοδος 12V. (Η επαλήθευση δίνεται ως άσκηση)

6 7.3.5 Πύλη NOR: είναι η αντιστροφή της OR. Στο σχήμα 7-21 εικονίζεται ο πίνακας αλήθειας της NΟR και στο σχήμα 7-22 το σύμβολο της. 7-20 7-21 7-22 Στο σχήμα 7-23 εικονίζεται ένα κύκλωμα NOR. Είναι συνδυασμός των κυκλωμάτων ORD θετικής λογικής και INVERTER (NOT). Η έξοδος της OR είναι είσοδος του αντιστροφέα, οι αντιστάσεις του οποίου έχουν υπολογιστεί έτσι ώστε να οδηγείται το τρανζίστορ στον κόρο, όταν γίνει η είσοδος 12V. 7-23

7 7.4 Συνδυαστικά κυκλώματα 7.4.1 Αθροιστής Στη δυαδική αριθμητική η πρόσθεση δύο μονοψήφιων αριθμών ικανοποιεί τους εξής κανόνες: 1 2 3 4 5 ΠΡΟΣΘΕΤΕΟΣ ΠΡΟΣΘΕΤΕΟΣ ΕΜΦΑΝΙΖΟΜΕΝΟ ΚΡΑΤΟΥΜΕΝΟ ΑΘΡΟΙΣΜΑ Α Β ΨΗΦΙΟ (D) (C) 0 0 0 0 0 0 1 1 0 1 1 0 1 0 1 1 1 0 1 10 Παρατηρούμε ότι το εμφανιζόμενο ψηφίο στη στήλη 3 ικανοποιείται από μια πύλη ΕXCLUSIVE OR (NOR) και το κρατούμενο από μια πύλη AND όπως εικονίζεται στο διάγραμμα του σχήματος 7-24. Εδώ D είναι το εμφανιζόμενο ψηφίο και C το κρατούμενο, που δεν εμφανίζεται. Το κύκλωμα αυτό εκτελεί επομένως μισή πρόσθεση, γιατί εμφανίζει στην έξοδο μόνο ένα ψηφίο-το D-και για το λόγο αυτό λέγεται ημιαθροιστής (Half Adder ΗΑ). Στο σχήμα 7-25 εικονίζεται το σύμβολο του ΗΑ. 7-24 7-25 Ο πλήρης αθροιστής (Full Adder FA) εικονίζεται στο σχήμα 7-26 και αποτελείται από δύο ημιαθροιστές. Ο πρώτος εξ αυτών δίνει το ψηφίο D n του αθροίσματος x n +y n. Ο δεύτερος αθροίζει το D n με το κρατούμενο της προηγούμενης βαθμίδας n-1.και δίνει το τελικό ψηφίο S n της n-βαθμίδας. Τα δύο κρατούμενα οδηγούνται στην πύλη OR της εξόδου. Έτσι αν ένα εκ των δύο είναι 1, το κρατούμενο είναι 1 και οδηγείται στην επόμενη βαθμίδα. 7-26

8 Στο σχήμα 7-27 εικονίζεται ένα παράδειγμα λειτουργίας πλήρους αθροιστή αποτελούμενου από τρεις παράλληλες βαθμίδες, δηλαδή βαθμίδες που λειτουργούν συγχρόνως. Σχήμα 7-27 Στην τεχνολογία ολοκληρωμένων κυκλωμάτων προτιμάται η κατασκευή πλήρων αυτοτελών αθροιστών, παρά η σύνθεση τους από ημι-αθροιστές. Ένας τέτοιος πλήρης αθροιστής εκλαμβάνεται ως μονάδα τριών εισόδων Α n, B n, C n-1 και δύο εξόδων S n, C n που ικανοποιεί τον πίνακα αλήθειας του σχήματος 7-28. ΠΙΝΑΚΑΣ ΑΛΗΘΕΙΑΣ ΠΛΗΡΟΥΣ ΑΘΡΟΙΣΤΗ 7-28 Το βασικό μειονέκτημα του παράλληλου αθροιστή είναι ότι το εκάστοτε κρατούμενο ταξιδεύει από βαθμίδα σε βαθμίδα με αποτέλεσμα να μειώνεται η ταχύτητα εκτέλεσης της πράξης. Ο πλήρης σειριακός αθροιστής αποτελείται από έναν πλήρη αθροιστή, ο οποίος εκτελεί τις πράξεις αρχίζοντας από το ζεύγος των ελάχιστων σημαντικών ψηφίων, δηλαδή στο παράδειγμα του σχήματος 7-29 όπου αθροίζονται οι παλμοσειρές x=10101 και y=00101 από τα δύο τελευταία ψηφία, που αφήνουν κρατούμενο C 0 =1.

9 Το κρατούμενο αυτό επιστρέφει σην είσοδο με καθυστέρηση μιας περιόδου και προστίθεται στα x και y της αμέσως μεγαλύτερης τάξης μεγέθους που εν προκειμένω είναι x=0, y=0. Η λειτουργία του σειριακού αθροιστή εικονίζεται στο σχήμα 7-30. Όπως βλέπουμε ο σειριακός αθροιστής πλεονεκτεί του παράλληλου αθροιστή και κατά το ότι ένας πλήρης αθροιστής αρκεί για την άθροιση απεριορίστου πλήθους ζευγών ψηφίων. 7-29 Η αφαίρεση του y από το x ακολουθεί τον πίνακα αλήθειας του πίνακα στο σχήμα 7-31. Εδώ D είναι το εμφανιζόμενο ψηφίο και Β το κρατούμενο. ΠΙΝΑΚΑΣ ΑΛΗΘΕΙΑΣ ΑΦΑΙΡΕΣΗΣ 7-30 7-31

10 Είναι εύκολο να διαπιστώσουμε ότι το μεν ψηφίο D ικανοποιεί τη λογική EXLUSIVE OR, ενώ το κρατούμενο επαληθεύεται από την εξίσωση B = x y. Το κύκλωμα του αφαιρέτη εικονίζεται στο σχήμα 7-32 και αποτελείται από τις παράλληλες πύλες XOR, AND και το κύκλωμα αντιστροφής του x πριν την πύλη AND. 7-32 7.4.2 Δυαδικός συγκριτής (Binary Comparator) Ο δυαδικός συγκριτής είναι συνδυαστικό κύκλωμα, που αναγνωρίζει, αν δύο δυαδικές λέξεις, που εφαρμόζονται στην είσοδο του είναι ίδιες, ή όχι. Στην πρώτη περίπτωση στην έξοδο εμφανίζεται λογικό 1. Ο πίνακας αλήθειας για λέξεις 1bit εικονίζεται στο σχήμα 7-33. ΠΙΝΑΚΑΣ ΑΛΗΘΕΙΑΣ ΔΥΑΔΙΚΟΥ ΣΥΓΚΡΙΤΗ 7-33 Όπως βλέπουμε η λειτουργία του δυαδικού συγκριτή είναι η αντίστροφη της λογικής EXCLUSIVE OR και υλοποιείται από μια πύλη EXCLUSIVE OR σε σειρά με έναν αντιστροφέα, όπως εικονίζεται στο σχήμα 3-34. Σχήμα 3-34 Αν η λέξη περιέχει 2 bit, τότε απαιτούνται δύο παράλληλοι συγκριτές, των οποίων οι έξοδοι οδηγούνται σε μια πύλη AND, όπως στο σχήμα 7-35, οπότε για να εφανιστεί στην έξοδο το

11 λογικό 1 πρέπει και οι δύο συγκριτές να εμφανίσουν στην έξοδο τους λογικό 1, δηλαδή να υπάρχει απόλυτη ομοιότητα. 7-35 Γενικά για μια λέξη n bit απαιτούνται n πύλες XOR με αναστροφή, οι έξοδοι των οποίων οδηγούνται σε μια πύλη AND. 7.5 Ακολουθιακά κυκλώματα 7.5.1 Γενικά Ακολουθιακά (sequential) είναι τα κυκλώματα, που όταν διεγερθούν, εκτελούν μια σειρά διαδικασιών και όταν την ολοκληρώσουν, επανέρχονται στην αρχική κατάσταση έτοιμα για την επόμενη διαδικασία. Το χαρακτηριστικό των ακολουθιακών κυκλωμάτων είναι ότι διαθέτουν μνήμη. Θα δούμε στα αμέσως επόμενα πώς εννοείται αυτό. Τα ακολουθιακά κυκλώματα λειτουργούν σε συνδυασμό με μία παλμοσειρά όπως αυτη του σχήματος 7-36, που ονομάζουμε ρολόι Ck (Ck=Clock) και έχει περίοδο Τ αρκετά μεγαλύτερη της περιόδου τ p του παλμού. Μεταξύ δύο παλμών οι δυαδικές τιμές στους κόμβους του συστήματος παραμένουν σταθερές και για να μεταβεί το σύστημα από την κατάσταση που βρίσκεται στην επόμενη, απαιτείται η εφαρμογή ενός τέτοιου παλμού. Έστω Q n η τιμή εξόδου σε ένα συγκεκριμένο ακροδέκτη στο χρονικό διάστημα αμέσως μετά το n παλμό. Τότε Q n+1 θα είναι η αντίστοιχη τιμή στο χρονικό διάστημα μετά την εφαρμογή του n+1 παλμού. Η τιμή Q n+1 εξαρτάται έτσι από την τιμή που είχε στην προηγούμενη περίοδο και με αυτήν την έννοια έχει ένα ακολουθιακό κύκλωμα μνήμη. Τα ακολουθιακά κυκλώματα αποτελούνται από συνδυαστικά κυκλώματα με ανάδραση μέσω ενός στοιχείου όπως στο σχήμα 7-37. Τέτοιο σύστημα γνωρίσαμε στον σειριακό αθροιστή, όπου το στοιχείο ανάδρασης καθυστερεί τη μεταφορά του κρατουμένου στο άθροισμα της επόμενης τάξης μεγέθους. 7-36

12 7-37 Τα ακολουθιακά κυκλώματα διακρίνονται σε σύγχρονα και σε ασύγχρονα. Στα σύγχρονα η εφαρμογή των εισόδων, η εκτέλεση των πράξεων και η λήψη των εξόδων γίνεται σε καθορισμένο χρόνο μέσω του ρολογιού. Στα ασύγχρονα κυκλώματα δεν υπάρχει ρολόι και η ταχύτητα εκτέλεσης εξαρτάται από το ίδιο το κύκλωμα. 7.5.1 FLIP-FLOP Το FLIP-FLOP είναι ένα κύκλωμα δύο ευσταθών συζυγών καταστάσεων, που μπορεί να χρησιμοποιηθεί για την καταχώρηση της κατάστασης του και αποτελεί τη βασική μονάδα μνήμης. Η αρχή λειτουργίας του περιγράφεται στο σχήμα 7-38, όπου δύο INV συνδέονται έτσι, ώστε η έξοδος του ενός οδηγείται στην είσοδο του άλλου. Οι τιμές των εξόδων παραμένουν έως ότου αλλάξει η τιμή της εισόδου ενός εκ των δύο. Με αυτήν την έννοια το FLIP-FLOP είναι η στοιχειώδης μονάδα μνήμης. Από τον τρόπο σύνδεσης φαίνεται ότι οι έξοδοι δε μπορεί να λάβουν την ίδια τιμή. 7-38 Το απλούστερο FLIP-FLOP είναι το S-R FLIP-FLOP. Στο σχήμα 7-39 εικονίζεται ένα S-R FLIP-FLOP με πύλες NAND. Αν εισάγουμε έναν παλμό στην είσοδο S (Set), τότε δίνουμε στην έξοδο της NAND1 τιμή Q=0 και στην έξοδο της NAND 2 τιμή Q = 1. Εισάγοντας τώρα έναν παλμό στην είσοδο R (R=Reset) επαναφέρουμε το FLIP-FLOP στην προηγούμενη κατάσταση όπως εικονίζεται στο σχήμα 7-40. Αν στις εισόδους S και R εισαχθεί το ίδιο σήμα, τότε η κατάσταση που θα προκύψει δεν είναι προβλέψιμη. Πρακτικά μία από τις δύο πύλες θα λειτουργήσει πρώτη και η άλλη θα ακολουθήσει.

13 7-39 7-40 Στο σχήμα 7-41 εικονίζεται ένα S-R FLIP-FLOP με INVERTER. Εδώ η τιμή της εξόδου μιας NAND είναι ίση με την τιμή της εισόδου. Στα ακολουθιακά κυκλώματα τα FLIP-FLOP συγχρονίζονται με ένα ρολόι. Στο σχήμα 7-42 εικονίζεται ένα S-R FLIP-FLOP με ρολόι (Ck) και στο σχήμα 7-43 το σύμβολο του. Εδώ οι INV του σχήματος 7-41 έχουν αντικατασταθεί με πύλες NAND. 7-41 7-42 7-43 Έστω ότι στις εισόδους S και R εισέρχονται οι τιμές 1 και 0 αντίστοιχα όπως στο σχήμα 7-44. Όταν καταφθάσει ο ωρολογιακός παλμός Ck, οι τιμές των εισόδων της NAND3 θα γίνουν 1-1 επομένως σύμφωνα με τον πίνακα αλήθειας της NAND που εικονίζεται στο σχήμα 7-18 η έξοδος της θα είναι 0. Η τιμή αυτή εισέρχεται στη μία από τις εισόδους της NAND1, οπότε οποιαδήποτε κι αν είναι η τιμή της άλλης εισόδου, στην έξοδο θα λάβουμε Q=1. Στην είσοδο της NAND4 εισερχονται οι τιμές 0-1 οι οποίες δίνουν έξοδο 1. Αυτή είναι η τιμή της μιας εισόδου της NAND2. Η άλλη είναι η έξοδος της NAND1, που είναι επίσης 1. Έτσι η τιμή της εξόδου της NAND2 γίνεται Q = 0.

14 7-44 7-45 Θα εξετάσουμε τώρα τι θα συμβεί, όταν μηδενιστεί ο ωρολογιακός παλμός. Αυτό εικονίζεται στο σχήμα 7-45. Βλέπουμε ότι αλλάζει μόνον η έξοδος της NAND3 από 0 σε 1, όμως όχι και της NAND1, η οποία παραμένει στην τιμή Q=1. Συμπεραίνουμε έτσι ότι: η κατάσταση ενός FLIP-FLOP δεν αλλάζει στο χρονικό διάστημα μεταξύ δύο διαδοχικών παλμών. Έστω ότι η παρούσα κατάσταση του FLIP-FLOP είναι αυτή που εικονίζεται στο σχήμα 7-46 και ότι η είσοδος S μηδενίζεται. Ο επόμενος ωρολογιακός παλμός διαμορφώνει επομένως την κατάσταση που εικονίζεται στο σχήμα 7-46. Βλέπουμε ότι αλλάζει μόνον η έξοδος της NAND3, όμως αυτό δεν έχει αποτέλεσμα στην έξοδο της NAND1 Q=1. Η κατάσταση του FLIP-FLOP παραμένει, κατά συνέπεια η ταυτόχρονη εφαρμογή δύο μηδενικών παλμών δεν έχει δράση στο S-R FLIP-FLOP (No Action). 7-46 7-47 7-48 Εξετάζουμε τέλος την περίπτωση R=1 και S=1. Όταν αφιχθεί ο ωρολογιακός παλμός, τότε η έξοδος κάθε μιας από τις NAND3 και NAND4 γίνεται 0, οπότε και οι έξοδοι των NAND1 και NAND2 γίνονται 1. Αυτό όμως είναι ασύμβατο γιατί με την ανάδραση τους θα έπρεπε να λαμβάναμε τιμή 0 κ.ο.κ. Στην πραγματικότητα αυτό που θα συμβεί θα είναι να αντιδράσει ταχύτερα κάποια από τις πύλες και να δώσει μία από τις καταστάσεις που εικονίζονται στα

15 σχήματα 7-47 και 7-48. Συμπεραίνουμε έτσι ότι η ταυτόχρονη εφαρμογή δύο παλμών δίνει απροσδιόριστο αποτέλεσμα. Με αυτά λαμβάνουμε τον πίνακα αλήθειας για το S-R FLIP-FLOP που εικονίζεται στο σχήμα 7-49. J-K FLIP-FLOP: είναι παραλλάγή του S-R FLIP-FLOP και αίρει την απροσδιοριστία της ταυτόχρονης εισόδου παλμών στις εισόδους S και R. Αυτό γίνεται με την προσθήκη δύο πυλών AND προ των εισόδων S και R, οι οποίες δέχονται στην είσοδο τους ως ανάδραση και τις εξόδους Q και Q, όπως εικονίζεται στο σχήμα 7-50. 7-49 Όπως βλέπουμε οι είσοδοι S και R είναι οι JQ 7-50 και KQ αντίστοιχα. Υπάρχουν έτσι οκτώ Q, οι οποίοι εφαρμοζόμενοι στον πίνακα αλήθειας του S-R δυνατοί συνδυασμοί J, K, Q, FLIP-FLOP δίνουν τον πίνακα του σχήματος 7-51. Από αυτόν προκύπτει ο πίνακας αλήθειας του J-K FLIP-FLOP που εικονίζεται στο σχήμα 7-52. Βλέπουμε ότι πλην της τέταρτης γραμμής, όπου αίρεται η αοριστία της σύγχρονης εφαρμογής παλμού, οι άλλες τρεις συμπίπτουν με εκείνες του S-R FLIP-FLOP. ΠΙΝΑΚΑΣ ΑΛΗΘΕΙΑΣ J-K FLIP-FLOP 7-51 7-52 7-53

16 Master-Slave J-K FLIP-FLOP: Στην ανάλυση που προηγήθηκε θεωρήσαμε ότι η διάδοση των κυμάτων κατά μήκος του κυκλώματος γίνεται ακαριαία. Στην πραγματικότητα αυτό δε συμβαίνει, αλλά διαρκεί ένα πεπερασμένο χρονικό διάστημα, μέσα στο οποίο μπορεί να εμφανιστούν φαινόμενα αστάθειας εξ αιτίας της ανάδρασης των εξόδων Q, Q στις εισόδους J, K αντίστοιχα. Αυτό μπορούμε να το κατανοήσουμε με τη βοήθεια του πίνακα του σχήματος 7-51 συγκρίνοντας τις γραμμές 7 και 8. Ας θεωρήσουμε Q n =0, που αντιστοιχεί στην έβδομη σειρά. Η εφαρμογή J=K=1 μεταβάλλει την κατάσταση Qn Qn = 1. Η τιμή αυτή αντιστοιχεί όμως στην όγδοη σειρά, οπότε στην είσοδο θα αλλάξει την έξοδο Q πάλι σε 0 και αυτό το πήγανε-έλα μπορεί να επαναληφθεί πολλές φορές όσο διαρκεί η εφαρμογή του παλμού. Η κατάσταση αυτή, που είναι γνωστή ως race around condition περιορίζεται κατ αρχήν με τη μείωση της διάρκειας του παλμού, ώστε να είναι μικρότερης διάρκειας από το χρόνο τον απαιτούμενο για τη διάδοση του σήματος. Πιο αποτελεσματική είναι όμως η ολοκλήρωση της διαβίβασης του σήματος σε δύο φάσεις. Η πρώτη διαρκεί όσο ο εφαρμοζόμενος παλμός του ρολογιού (Ck=1) και η δεύτερη όσο είναι ο παλμός μηδενικός (Ck=0). Το κύκλωμα που αποτελείται από δύο σειριακά S-R FLIP-FLOP ονομάζεται Master-Slave και εικονίζεται στο σχήμα 7-54. Η αρχή λειτουργίας του Master-Slave FLIP-FLOP βασίζεται στην παρεμβολή μεταξύ των δύο βαθμίδων ενός INV, ο οποίος αντιστρέφει τον ωρολογιακό παλμό. Όσο διαρκεί ο παλμός (Ck=1) στην πρώτη βαθμίδα (Master) στη δεύτερη είναι μηδεν (Ck=0) και επιβάλλει τη διατήρηση των Q και Q. Αποτρέπεται έτσι το race around, αφού η ανάστραση στην πρώτη βαθμίδα γίνεται από την έξοδο της δεύτερης. Όταν μηδενιστεί ο παλμός στην είσοδο της πρώτης βαθμίδας, τότε ενεργοποιείται εκείνος στην είσοδο της δεύτερης, η οποία προχωράει στην επόμενη κατάσταση. Η μεταβολή των Q και Q αφήνει αδιάφορες της ενδιάμεσες εξόδους Q M και Q M της πρώτης βαθμίδας, αφού εκεί είναι τώρα ο ωρολογιακός παλμός Ck=0. D FLIP-FLOP: To D FLIP-FLOP (D=Delay), που εικονίζεται στο σχήμα 7-55, είναι ένα J-K FLIP-FLOP, που δέχεται στις εισόδους του δύο συμπληρωματικές καταστάσεις (1,0) ή (0,1) με την προσθήκη ενός INVERTER. Λειτουργεί επομένως ως J-K FLIP-FLOP για τις γραμμές 2 και 3 του πίνακα αλήθειας του σχήματος 7-52. Όπως βλέπουμε, το D FLIP- FLOP διατηρεί την τιμή της εισόδου και την αποδίδει με χρονική καθυστέρηση μιας περιόδου. Στο σχήμα 7-56 εικονίζεται το σύμβολο του D FLIP-FLOP και στο σχήμα 7-57 ο πίνακας αλήθειας του. 7-54

17 7-55 7-56 7-57 T FLIP-FLOP: Όπως και το D FLIP-FLOP, έτσι και το T FLIP-FLOP (T=Trigger) είναι μια μερική περίπτωση J-K FLIP-FLOP, όπου οι δύο είσοδοι δέχονται το ίδιο σήμα (1,1) ή (0,0), όπως εικονίζεται στο σχήμα 7-58. Το Τ FLIP-FLOP ικανοποιεί επομένως τον πίνακα αλήθειας του J-K FLIP-FLOP για την πρώτη και την τέταρτη γραμμή. Στο σχήμα 7-59 εικονίζεται το σύμβολο του T FLIP-FLOP και στο σχήμα 7-60 ο πίνακας αλήθειας του. 7-58 7-59 7-60 Ο διαιρέτης συχνότητας δια 2 είναι ένας ειδικός τύπος T FLIP-FLOP, όπου στη Ck είσοδο δεν εφαρμόζεται ο ίδιος ο ωρολογιακός παλμός, αλλά η παράγωγος του από ένα κύκλωμα, όπως εικονίζεται στο σχήμα 7-61. Η εφαρμογή της παραγώγου στην είσοδοέχει την εξής συνέπεια. Με την προϋπόθεση ότι μόνο θετικοί παλμοί διεγείρουν το FLIP-FLOP, θα έχουμε αλλαγή κατάστασης 0 1, ή 1 0 μόνον όταν εμφανίζονται θετικοί παλμοί στην είσοδο τυ ρολογιού. Με τη βοήθεια του σχήματος 7-62 αυτό συμβαίνει με περίοδο Τ, αλλά εναλλάξ. Υποθέτουμε ότι η αρχική τιμή εξόδου είναι Q=0. Τότε στα θετικά μέτωπα 0 1 των περιττών παλμών του ρολογιού η έξοδος λαμβάνει τιμή Q=1, ενώ στα θετικά μέτωπα 0 1 των άρτιων παλμών λαμβάνει τιμή Q=0. Διαπιστώνουμε έτσι ότι η περίοδος μεταβολής της εξόδου Q είναι διπλάσια εκείνης του ρολογιού. Όπως θα γνωρίσουμε, η διέγερση με T FLIP-FLOP έχει εφαρμογή στους απαριθμητές. 7-61

18 7-62