ΕΛΛΗΝΙΚΗ ΔΗΜΟΚΡΑΤΙΑ Ανώτατο Εκπαιδευτικό Ίδρυμα Πειραιά Τεχνολογικού Τομέα Μικροηλεκτρονική - VLSI Ενότητα 5: Αντιστροφέας CMOS Κυριάκης - Μπιτζάρος Ευστάθιος Τμήμα Ηλεκτρονικών Μηχανικών Τ.Ε.
Άδειες Χρήσης Το παρόν εκπαιδευτικό υλικό υπόκειται σε άδειες χρήσης Creative Commons. Για εκπαιδευτικό υλικό, όπως εικόνες, που υπόκειται σε άλλου τύπου άδειας χρήσης, η άδεια χρήσης αναφέρεται ρητώς.
Χρηματοδότηση Το παρόν εκπαιδευτικό υλικό έχει αναπτυχθεί στα πλαίσια του εκπαιδευτικού έργου του διδάσκοντα. Το έργο «Ανοικτά Ακαδημαϊκά Μαθήματα στο Ανώτατο Εκπαιδευτικό Ίδρυμα Πειραιά Τεχνολογικού Τομέα» έχει χρηματοδοτήσει μόνο τη αναδιαμόρφωση του εκπαιδευτικού υλικού. Το έργο υλοποιείται στο πλαίσιο του Επιχειρησιακού Προγράμματος «Εκπαίδευση και Δια Βίου Μάθηση» και συγχρηματοδοτείται από την Ευρωπαϊκή Ένωση (Ευρωπαϊκό Κοινωνικό Ταμείο) και από εθνικούς πόρους.
Σκοπός Ενότητας Σχεδιασμός και ανάλυση στατικής και δυναμικής λειτουργίας του αντιστροφέα σε τεχνολογία CMOS
Περιεχόμενα Ενότητας Σχεδιασμός αντιστροφέα CMOS Ανάλυση στατικής απόκρισης αντιστροφέα Μεταβατική απόκριση αντιστροφέα Οδήγηση μεγάλων φορτίων
Αντιστροφέας CMOS N Well V DD V DD PMOS 2λ PMOS Contacts In Out In Out Metal 1 NMOS Polysilicon NMOS GND
Ιδανική πύλη V DD R in = R out = 0 V out
Απόκριση σταθερής κατάστασης V DD V DD V out R p V out V OL = 0 V OH = V DD V M = f(r n, R p ) R n
Χαρακτηριστικές φορτίου PMOS In G V DD S D Out = V GSn =V I Dn = - I Dp V in DD +V GSp V out = V DSn =V DD +V DSp I Dn V in =2.5 V in =1 D G S V out I Dp V in =0 I Dn I Dn V in =0 V in =1.5 V in =1.5 V GSp =-1 V DSp V DSp V out V GSp =-2.5 V in = V DD +V GSp I Dn = - I Dp V out = V DD +V DSp
Χαρακτηριστικές αντιστροφέα CMOS I Dn V in = 0 V in = 2.5 PMOS V in = 0.5 V in = 2 NMOS V in = 1.5 V in = 1 V in = 1.5 V in = 1 V in = 2 V in = 1.5 V in = 1 V in = 0.5 V in = 2.5 V in = 0 V out
Χαρακτηριστική μεταφοράς
Διαστάσεις NMOS-PMOS
Λογικό κατώφλι (logic threshold) 1.8 1.7 1.6 1.5 1.4 (V) V M 1.3 1.2 1.1 1 0.9 0.8 10 0 10 1 W p /W n
Αντιστοιχία αναλογικών-ψηφιακών σημάτων "1" V OH V IH V(y) V OH Slope = -1 Undefined Region V IL Slope = -1 "0" V OL V OL V IL V IH V(x)
Προσδιορισμός V IH και V IL V out V OH V M V in V OL V IL V IH
Κέρδος αντιστροφέα gain 0-2 -4-6 -8-10 -12-14 -16-18 0 0.5 1 1.5 2 2.5 V in (V)
Ορισμός περιθωρίων θορύβου "1" V OH Noise Margin High Noise Margin Low V OL "0" Gate Output NM H NM L V IH Undefined Region V IL Gate Input
INVERTER LAYOUT
LATCH-UP
Ορισμοί καθυστερήσεων V in 50% t phl t plh t V out 90% 50% t f 10% t r t
Μεταβατική απόκριση V DD V DD R p t phl = f(r on.c L ) = 0.69 R on C L V out V out C L C L R n (a) Low-to-high (b) High-to-low
Μεταβατική απόκριση 3 2.5 2 t p = 0.69 C L (R eqn +R eqp )/2 V out (V) 1.5 1 t plh t phl 0.5 0-0.5 0 0.5 1 1.5 2 2.5 t (sec) x 10-10
Λόγος NMOS/PMOS 4.5 5 x 10-11 tplh tphl t p (sec) 4 tp β = W p /W n 3.5 3 1 1.5 2 2.5 3 3.5 4 4.5 5 β
Ρεύμα βραχυκυκλώματος
Ρεύμα βραχυκυκλώματος με φορτίο
CMOS Inverters PMOS V DD 1.2 µ m =2λ In Out Metal1 Polysilicon NMOS GND
CMOS Inverters PMOS V DD 1.2 µ m =2λ In Out Metal1 Polysilicon NMOS GND
Υπολογισμός χωριτηκότητας V DD V DD V in C gd12 M2 C db2 V out C g4 M4 V out2 M1 C db1 C w Interconnect C g3 M3 Fanout Simplified Model V in V out C L
Κύκλωμα διανομής σήματος χρονισμού [Restle98]
Κυκλώματα χρονισμού δύο επεξεργαστών DEC Alpha 21164 (0.5μm) Clock Frequency: 300 MHz 9.3 million Transistors Total Clock Load: 3,75 nf Power in clock net : 20W (Total 56 W) DEC Alpha 21264 (0.35μm) Clock Frequency: 600 MHz 15.2 million Transistors Total Clock Load: 2,8 nf
Αλυσίδα αντιστροφέων In Out C L Για δεδομένο φορτίο C L : - Πόσα στάδια απαιτούνται για να ελαχιστοποιηθεί η καθυστέρηση; - Ποιό πρέπει να είναι το μέγεθος των αντιστροφέων; Μπορεί να υπάρχουν επιπλέον περιορισμοί.
Καθυστέρηση αντιστροφέα Τρανζίστορ με ελάχιστο μήκος, L=0.25 m Έστω ότι W P = 2W N =2W ίδιο ρεύμα nmos και pmos περίπου ίσες αντιστάσεις R N = R P περίπου ίδια καθυστέρηση ανόδου- 2W W καθόδου t plh = t phl t phl = (ln 2) R N C L Φορτίο επόμενου σταδίου: W Cgin = 3 W t plh = (ln 2) R P C L unit C unit
Αντιστροφέας με φορτίο C P = 2C unit 2W Delay W C int C L C N = C unit Load Delay = Delay (Internal) + Delay (Load) = kr W (C int + C L ) = kr W C int (1+ C L /C int )
Τύπος καθυστέρησης Delay ~ R W ( C + C ) int L t p = kr W C int ( 1+ C / C ) = t ( 1+ f /γ ) L int p0 C int = C gin with 1 f = C L /C gin - effective fanout R = R unit /W ; C int =WC unit t p0 = 0.69R unit C unit
Εφαρμογή στην αλυσίδα αντιστροφέων In Out 1 2 N C L t p = t p1 + t p2 + + t pn C gin, j+ 1 t + pj ~ RunitCunit 1 γcgin, j N N C gin j t p = t p j = t, + 1, p0 1 +, Cgin N = j i C, + 1 = 1 = 1 γ gin, j C L
Βέλτιστος λόγος για δεδομένο N Η εξίσωση έχει N-1 αγνώστους,c gin,2...c gin,n Για να ελαχιστοποιηθεί πρέπει να βρεθούν N 1 μερικές παράγωγοι. C gin,j+1 /C gin,j = C gin,j /C gin,j-1 Το μέγεθος κάθε σταδίου είναι ο γεωμετρικός μέσος όρος των δύο γειτονικών. C gin, j = gin, j 1 gin, j+ 1 - κάθε στάδιο έχει το ίδιο fanout (C out /C in ) - κάθε στάδιο έχει την ίδια καθυστέρηση C C
Βέλτιστη καθυστέρηση και αριθμός σταδίων Όταν κάθε στάδιο έχει λόγο f και έχει το ίδιο fanout f: N f = F = Fanout κάθε σταδίου: C L f = N F / Cgin,1 Ελάχιστη καθυστέρηση: t = Nt + p p0 ( 1 /γ ) N F
Βέλτιστος αριθμός σταδίων Για δεδομένο φορτίο, C L και χωρητικότητα εισόδου C in Να βρεθεί το βέλτιστο f C t p L = F C = Nt p0 0 in = f N C in with N = t ln ln F f ln F f γ ln f γ ln f ( 1/ N ) p0 F / γ + 1 = + f = exp 1+ ( γ f ) For = 0, f = e, N = lnf For γ=1, f=3.6
Σχεδιασμός οδηγών (driver,buffer) N f t p 1 64 1 64 65 1 8 64 2 8 18 1 4 16 64 3 4 15 1 2.8 8 22.6 64 4 2.8 15.3
Κανονικοποιημένη καθυστέρηση C L /C i Unbuffered Two stage Inverter Chain 10 11 8.3 8.3 100 101 22 16.5 1000 1001 65 24.8 10000 10001 202 33.1
Τέλος Ενότητας