w x y Υλοποίηση της F(w,x,y,z) με πολυπλέκτη 8-σε-1

Σχετικά έγγραφα
Ψηφιακή Λογική και Σχεδίαση

100 ΕΡΩΤΗΣΕΙΣ ΜΕ ΤΙΣ ΑΝΤΙΣΤΟΙΧΕΣ ΑΠΑΝΤΗΣΕΙΣ ΓΙΑ ΤΟ ΜΑΘΗΜΑ ΨΗΦΙΑΚΑ ΚΥΚΛΩΜΑΤΑ

ΠΡΟΓΡΑΜΜΑ ΣΠΟΥ ΩΝ ΠΛΗΡΟΦΟΡΙΚΗΣ

ΛΟΓΙΚΗ ΣΧΕΔΙΑΣΗ Ι ΕΞΕΤΑΣΕΙΣ ΦΕΒΡΟΥΑΡΙΟΥ 2010

Ηλεκτρολόγοι Μηχανικοί ΕΜΠ Λογική Σχεδίαση Ψηφιακών Συστημάτων Διαγώνισμα κανονικής εξέτασης 2017

Ψηφιακά Συστήματα. 6. Σχεδίαση Συνδυαστικών Κυκλωμάτων

Λογική Σχεδίαση Ι - Εξεταστική Φεβρουαρίου 2013 Διάρκεια εξέτασης : 160 Ονοματεπώνυμο : Α. Μ. Έτος σπουδών:

ΕΙΣΑΓΩΓΗ ΣΤΗΝ ΠΛΗΡΟΦΟΡΙΚΗ

ΘΕΜΑΤΑ & ΕΝΔΕΙΚΤΙΚΕΣ ΛΥΣΕΙΣ

Θέμα 1ο (3 μονάδες) Υλοποιήστε το ακoλουθιακό κύκλωμα που περιγράφεται από το κατωτέρω διάγραμμα

i Το τρανζίστορ αυτό είναι τύπου NMOS. Υπάρχει και το συμπληρωματικό PMOS. ; Τι συμβαίνει στο τρανζίστορ PMOS; Το τρανζίστορ MOS(FET)

Ηλεκτρολόγοι Μηχανικοί ΕΜΠ Λογική Σχεδίαση Ψηφιακών Συστημάτων Διαγώνισμα κανονικής εξέτασης Θέμα 1ο (3 μονάδες)

Η κανονική μορφή της συνάρτησης που υλοποιείται με τον προηγούμενο πίνακα αληθείας σε μορφή ελαχιστόρων είναι η Q = [A].

ΕΛΛΗΝΙΚΗ ΔΗΜΟΚΡΑΤΙΑ Ανώτατο Εκπαιδευτικό Ίδρυμα Πειραιά Τεχνολογικού Τομέα. Σχεδίαση Ψηφιακών Συστημάτων. Ενότητα: ΚΑΤΑΧΩΡΗΤΕΣ - ΑΠΑΡΙΘΜΗΤΕΣ

f(x, y, z) = y z + xz

Αθροιστές. Ημιαθροιστής

ΑΣΚΗΣΗ 4 ΣΧΕΔΙΑΣΗ ΑΡΙΘΜΗΤΙΚΩΝ ΛΟΓΙΚΩΝ ΚΥΚΛΩΜΑΤΩΝ

ΠΛΗ10 Κεφάλαιο 2. ΠΛH10 Εισαγωγή στην Πληροφορική: Τόμος Α Κεφάλαιο: : Αριθμητική περιοχή της ALU 2.5: Κυκλώματα Υπολογιστών

9. OIΚΟΥΜΕΝΙΚΕΣ ΠΥΛΕΣ ΠΟΛΛΑΠΛΩΝ ΕΙΣΟ ΩΝ

ΜΕΡΟΣ 1 ο : Δυαδικές συναρτήσεις Άλγεβρα Boole Λογικά διαγράμματα

Άδεια Χρήσης Το παρόν εκπαιδευτικό υλικό υπόκειται σε άδειες χρήσης Creative Commons. Για εκπαιδευτικό υλικό, όπως εικόνες, που υπόκειται σε άδεια

e-book ΛΟΓΙΚΗ ΣΧΕΔΙΑΣΗ ΑΣΚΗΣΕΙΣ

Εργαστήριο Εισαγωγής στη Σχεδίαση Συστημάτων VLSI

Άσκηση 3 Ένα νέο είδος flip flop έχει τον ακόλουθο πίνακα αληθείας : I 1 I 0 Q (t+1) Q (t) 1 0 ~Q (t) Κατασκευάστε τον πίνακα

ΕΡΓΑΣΤΗΡΙΑΚΗ ΑΣΚΗΣΗ 11

ΨΗΦΙΑΚΑ ΣΥΣΤΗΜΑΤΑ ΚΑΡΑΓΚΙΑΟΥΡΗΣ ΝΙΚΟΛΑΟΣ

ΨΗΦΙΑΚΑ ΗΛΕΚΤΡΟΝΙΚΑ. Να μελετηθεί η λειτουργία του ακόλουθου κυκλώματος. Ποιος ο ρόλος των εισόδων του (R και S) και πού βρίσκει εφαρμογή; R Q

Πανεπιστήμιο Πατρών Τμήμα Φυσικής Εργαστήριο Ηλεκτρονικής. Ψηφιακά Ηλεκτρονικά. Συνδυαστική Λογική. Επιμέλεια Διαφανειών: Δ.

4.1 Θεωρητική εισαγωγή

6.1 Θεωρητική εισαγωγή

Πανεπιστήμιο Δυτικής Μακεδονίας. Τμήμα Μηχανικών Πληροφορικής & Τηλεπικοινωνιών. Ψηφιακή Σχεδίαση

ΦΟΙΤΗΤΡΙΑ : ΒΟΥΛΓΑΡΙ ΟΥ ΜΑΡΙΑ, ΑΕΜ: 2109 ΕΠΙΒΛΕΠΩΝ : ΚΑΛΟΜΟΙΡΟΣ ΙΩΑΝΝΗΣ, ΕΠΙΚΟΥΡΟΣ ΚΑΘΗΓΗΤΗΣ

ΕΛΛΗΝΙΚΗ ΔΗΜΟΚΡΑΤΙΑ Ανώτατο Εκπαιδευτικό Ίδρυμα Πειραιά Τεχνολογικού Τομέα

Ελίνα Μακρή

Πανεπιστήμιο Πατρών Τμήμα Φυσικής Εργαστήριο Ηλεκτρονικής. Ψηφιακά Ηλεκτρονικά. Καταχωρητές και Μετρητές 2. Επιμέλεια Διαφανειών: Δ.

Ελίνα Μακρή

ΥΠΟΥΡΓΕΙΟ ΠΑΙΔΕΙΑΣ ΚΑΙ ΠΟΛΙΤΙΣΜΟΥ ΔΙΕΥΘΥΝΣΗ ΑΝΩΤΕΡΗΣ ΚΑΙ ΑΝΩΤΑΤΗΣ ΕΚΠΑΙΔΕΥΣΗΣ ΥΠΗΡΕΣΙΑ ΕΞΕΤΑΣΕΩΝ ΠΑΓΚΥΠΡΙΕΣ ΕΞΕΤΑΣΕΙΣ 2006

C D C D C D C D A B

K15 Ψηφιακή Λογική Σχεδίαση 7-8: Ανάλυση και σύνθεση συνδυαστικών λογικών κυκλωμάτων

( 1) R s S. R o. r D + -

Γ2.1 Στοιχεία Αρχιτεκτονικής. Γ Λυκείου Κατεύθυνσης

ΣΧΟΛΗ ΑΣΠΑΙΤΕ ΤΜΗΜΑ ΕΚΠΑΙΔΕΥΤΙΚΩΝ ΗΛΕΚΤΡΟΛΟΓΙΑΣ ΕΡΓΑΣΤΗΡΙΟ ΨΗΦΙΑΚΩΝ ΣΥΣΤΗΜΑΤΩΝ & ΜΙΚΡΟΫΠΟΛΟΓΙΣΤΩΝ

ΥΠΟΥΡΓΕΙΟ ΠΑΙΔΕΙΑΣ ΚΑΙ ΠΟΛΙΤΙΣΜΟΥ ΔΙΕΥΘΥΝΣΗ ΑΝΩΤΕΡΗΣ ΚΑΙ ΑΝΩΤΑΤΗΣ ΕΚΠΑΙΔΕΥΣΗΣ ΥΠΗΡΕΣΙΑ ΕΞΕΤΑΣΕΩΝ ΠΑΓΚΥΠΡΙΕΣ ΕΞΕΤΑΣΕΙΣ 2006

ΑΣΚΗΣΗ 10 ΣΧΕΔΙΑΣΗ ΑΚΟΛΟΥΘΙΑΚΩΝ ΚΥΚΛΩΜΑΤΩΝ

6 η Θεµατική Ενότητα : Σχεδίαση Συστηµάτων σε Επίπεδο Καταχωρητή

Ενότητα 9 ΑΡΙΘΜΗΤΙΚΑ & ΛΟΓΙΚΑ ΚΥΚΛΩΜΑΤΑ

Περιεχόμενα. Πρώτο Κεφάλαιο. Εισαγωγή στα Ψηφιακά Συστήματα. Δεύτερο Κεφάλαιο. Αριθμητικά Συστήματα Κώδικες

ξργ Μονάδα επεξεργασίας ξργ δδ δεδομένων Μονάδα ελέγχου

Εισαγωγή στους Υπολογιστές

ΑΣΚΗΣΗ 8 ΠΟΛΥΠΛΕΚΤΕΣ ( MULTIPLEXERS - MUX) ΑΠΟΠΛΕΚΤΕΣ (DEMULTIPLEXERS - DEMUX)

ΤΙΤΛΟΣ ΕΡΓΑΣΤΗΡΙΑΚΗΣ ΑΣΚΗΣΗΣ ΑΣΥΓΧΡΟΝΟΙ ΜΕΤΡΗΤΕΣ

Σχεδιασμός Ολοκληρωμένων Κυκλωμάτων VLSI II

ΗΜΥ 100 Εισαγωγή στην Τεχνολογία

Ψηφιακή Σχεδίαση. Ενότητα: ΕΡΓΑΣΤΗΡΙΑΚΗ ΑΣΚΗΣΗ No:07. Δρ. Μηνάς Δασυγένης. Τμήμα Μηχανικών Πληροφορικής και Τηλεπικοινωνιών

ΕΙΣΑΓΩΓΗ ΣΤΗΝ ΠΛΗΡΟΦΟΡΙΚΗ

Εισαγωγή στην πληροφορική

ΤΙΤΛΟΣ ΕΡΓΑΣΤΗΡΙΑΚΗΣ ΑΣΚΗΣΗΣ ΣΥΓΧΡΟΝΟΙ ΜΕΤΡΗΤΕΣ

ΤΙΤΛΟΣ ΕΡΓΑΣΤΗΡΙΑΚΗΣ ΑΣΚΗΣΗΣ ΚΑΤΑΧΩΡΗΤΕΣ ΟΛΙΣΘΗΤΕΣ

"My Binary Logic" Ένας προσομοιωτής λογικών πυλών στο Scratch

Εργαστήριο Ψηφιακών Συστηµάτων ΗΜΥ211

Ψηφιακή Λογική Σχεδίαση

Συνδυαστικά Λογικά Κυκλώματα

ΒΑΣΙΚΕΣ ΑΡΧΕΣ ΨΗΦΙΑΚΗΣ ΤΕΧΝΟΛΟΓΙΑΣ. Κεφάλαιο 3

Ελίνα Μακρή

ΑΣΚΗΣΗ 6 ΠΟΛΥΠΛΕΚΤΕΣ (MUX) ΑΠΟΠΛΕΚΤΕΣ (DEMUX)

ΓΡΑΠΤΕΣ ΠΡΟΑΓΩΓΙΚΕΣ ΕΞΕΤΑΣΕΙΣ ΜΑΪΟΥ/ΙΟΥΝΙΟΥ 2014

Ψηφιακά Κυκλώματα (1 ο μέρος) ΜΥΥ-106 Εισαγωγή στους Η/Υ και στην Πληροφορική

! Εάν ο αριθμός διαθέτει περισσότερα bits, χρησιμοποιούμε μεγαλύτερες δυνάμεις του 2. ! Προσοχή στη θέση του περισσότερο σημαντικού bit!

Κ. ΕΥΣΤΑΘΙΟΥ, Γ. ΠΑΠΑΔΟΠΟΥΛΟΣ ΠΑΤΡΑ

a -j a 5 a 4 a 3 a 2 a 1 a 0, a -1 a -2 a -3

Πράξεις με δυαδικούς αριθμούς

ΗΜΥ 210 ΣΧΕΔΙΑΣΜΟΣ ΨΗΦΙΑΚΩΝ ΣΥΣΤΗΜΑΤΩΝ. Χειµερινό Εξάµηνο 2016 ΔΙΑΛΕΞΗ 15: Καταχωρητές (Registers)

Δυαδικές συναρτήσεις Άλγεβρα Boole Λογικά διαγράμματα

ΗΜΥ 210: Σχεδιασμός Ψηφιακών Συστημάτων. Καταχωρητές 1

Ύλη Λογικού Σχεδιασµού Ι

6. Σχεδίαση Κυκλωμάτων Λογικής Κόμβων (ΚΑΙ), (Η)

Σύγχρονοι Απαριθμητές. Διάλεξη 8

ΕΙΣΑΓΩΓΗ ΣΤΟΥΣ ΥΠΟΛΟΓΙΣΤΕΣ. ΜΑΘΗΜΑ 2 ο. ΑΛΓΕΒΡΑ Boole ΛΟΓΙΚΑ ΚΥΚΛΩΜΑΤΑ

Περίληψη. ΗΜΥ-210: Λογικός Σχεδιασµός Εαρινό Εξάµηνο Παράδειγµα: Καταχωρητής 2-bit. Καταχωρητής 4-bit. Μνήµη Καταχωρητών

Ολοκληρωμένα Κυκλώματα

σύνθεση και απλοποίησή τους θεωρήµατα της άλγεβρας Boole, αξιώµατα του Huntington, κλπ.

9 ο Μαθητικό Συνέδριο Πληροφορικής Κεντρικής Μακεδονίας. "My Binary Logic" Ένας προσομοιωτής λογικών πυλών στο Scratch

K24 Ψηφιακά Ηλεκτρονικά 9: Flip-Flops

Εργαστήριο Ψηφιακής Σχεδίασης

ΑΣΚΗΣΗ 3 ΣΥΝΔΥΑΣΤΙΚΑ ΛΟΓΙΚΑ ΚΥΚΛΩΜΑΤΑ: ΑΝΑΛΥΣΗ ΚΑΙ ΣΧΕΔΙΑΣΗ

Υπολογιστικά Συστήματα Λογική Σχεδίαση Διδάσκοντες: Δρ. Ευγενία Αδαμοπούλου, Δρ. Κώστας Δεμέστιχας

Κ. ΕΥΣΤΑΘΙΟΥ, Γ. ΠΑΠΑΔΟΠΟΥΛΟΣ ΠΑΤΡΑ

ΑΡΧΙΤΕΚΤΟΝΙΚΗ ΥΠΟΛΟΓΙΣΤΩΝ. Κεφάλαιο 3

ΗΥ220 Εργαστήριο Ψηφιακών Κυκλωμάτων

Πανεπιστήμιο Πατρών Τμήμα Φυσικής Εργαστήριο Ηλεκτρονικής. Ψηφιακά Ηλεκτρονικά. Ακολουθιακή Λογική. Επιμέλεια Διαφανειών: Δ.

ΠΕΡΙΕΧΟΜΕΝΑ ΠΕΡΙΕΧΟΜΕΝΑ.3 ΑΣΥΓΧΡΟΝΟΣ ΔYΑΔΙΚΟΣ ΑΠΑΡΙΘΜΗΤΗΣ.5 ΑΣΥΓΧΡΟΝΟΣ ΔΕΚΑΔΙΚΟΣ ΑΠΑΡΙΘΜΗΤΗΣ.7 ΑΣΥΓΧΡΟΝΟΣ ΔΕΚΑΔΙΚΟΣ ΑΠΑΡΙΘΜΗΤΗΣ ΜΕ LATCH.

Κυκλώµατα µε MSI. υαδικός Αθροιστής & Αφαιρέτης

Ψηφιακή Σχεδίαση Εργαστηριο 1. Τμήμα: Μηχανικών Πληροφορικής κ Τηλεπικοινωνιών Διδάσκων: Δρ. Σωτήριος Κοντογιαννης Μάθημα 2 ου εξαμήνου

Υπολογιστικά Συστήματα Λογική Σχεδίαση Διδάσκοντες: Δρ. Ευγενία Αδαμοπούλου, Δρ. Κώστας Δεμέστιχας

ΑΣΚΗΣΗ 10 ΣΥΓΧΡΟΝΟΙ ΑΠΑΡΙΘΜΗΤΕΣ

ΕΡΓΑΣΤΗΡΙΟ ΜΙΚΡΟΫΠΟΛΟΓΙΣΤΩΝ ΚΑΙ ΨΗΦΙΑΚΩΝ ΣΥΣΤΗΜΑΤΩΝ : Κ. ΠΕΚΜΕΣΤΖΗ

ΣΧΕΔΙΑΣΗ ΨΗΦΙΑΚΩΝ ΣΥΣΤΗΜΑΤΩΝ

ΨΗΦΙΑΚΑ ΗΛΕΚΤΡΟΝΙΚΑ. Να μελετηθεί η λειτουργία του ακόλουθου κυκλώματος. Ποιος ο ρόλος των εισόδων του (R και S) και πού βρίσκει εφαρμογή; S Q

26-Nov-09. ΗΜΥ 210: Λογικός Σχεδιασμός, Χειμερινό Εξάμηνο Καταχωρητές 1. Διδάσκουσα: Μαρία Κ. Μιχαήλ

ΑΣΚΗΣΗ 9. Tα Flip-Flop

Transcript:

Άσκηση 1 Οι λύσεις απαντήσεις που προτείνονται είναι ενδεικτικές και θα πρέπει να προσθέσετε Α) Αρχικά σχεδιάζουμε τον πίνακα αληθείας της λογικής έκφρασης: w x y z x G1 =x y G2 =z w F = G1 G2 Είσοδοι Πολυπλέκτη 0 0 0 0 1 1 0 1 0 0 0 1 1 1 1 0 z 0 0 1 0 1 0 0 0 0 0 1 1 1 0 1 1 z 0 1 0 0 0 0 0 0 0 1 0 1 0 0 1 1 z 0 1 1 0 0 1 0 1 0 1 1 1 0 1 1 0 z 1 0 0 0 1 1 1 0 1 0 0 1 1 1 0 1 z 1 0 1 0 1 0 1 1 1 0 1 1 1 0 0 0 z 1 1 0 0 0 0 1 1 1 1 0 1 0 0 0 0 z 1 1 1 0 0 1 1 0 1 1 1 1 0 1 0 1 z Πίνακας Αληθείας για την λογική συνάρτηση F(w, x, y, z) Παρατηρούμε ότι η τελευταία στήλη του Πίνακα Αληθείας αντιστοιχεί στις εισόδους του πολυπλέκτη 8-σε-1 και οι είσοδοι w, x, y είναι οι γραμμές επιλογής του. z I0 I1 I2 I3 I4 MUX 8-1 F I5 I6 I7 S0 S1 S2 w x y Υλοποίηση της F(w,x,y,z) με πολυπλέκτη 8-σε-1

Β) Από το λογικό διάγραμμα έχουμε ότι: F = (Y 03 + Y 12 ) = Y 03 Y 12 Y 03 = A B } F = A B C D Y 12 = C D όπου το Υ03 αντιστοιχεί σε έξοδο του αποκωδικοποιητή 3-σε-8 ενώ το Υ12 αντιστοιχεί σε έξοδο του αποκωδικοποιητή 2-σε-4. Εργαζόμαστε κατά ανάλογο τρόπο για την έξοδο G G = (Y 01 Y 02 Y 12 ) = Y 01 + Y 02 + Y 12 Y 01 = A B Y 02 = C D Y 12 = C D } G = A B + C D + C D = A B + C όπου τα Υ01, Υ02 αντιστοιχεί σε εξόδους του αποκωδικοποιητή 3-σε-8 ενώ το Υ12 αντιστοιχεί σε έξοδο του αποκωδικοποιητή 2-σε-4. Γ) Από την λογική συνάρτηση G,όπως αυτή φαίνεται στο ερώτημα Β, παρατηρούμε ότι δεν θα χρησιμοποιήσουμε την μεταβλητή D. Θα σχεδιάσουμε τον πίνακα αληθείας της G(A,B,C) προκειμένου να υλοποιήσουμε το κύκλωμα με πολυπλέκτη 2-σε-1. A B C A B C G = A B + C Είσοδοι Πολυπλέκτη 0 0 0 1 1 1 0 0 1 1 0 1 1 0 1 0 1 1 1 0 1 1 1 0 1 1 1 0 0 0 1 1 1 0 1 0 0 0 C 1 1 0 0 1 1 1 1 1 0 1 1 1 Πίνακας Αληθείας για την λογική συνάρτηση G(A,B,C) Από τον Πίνακα Αληθείας παρατηρούμε ότι όταν A = 1 και B = 0 τότε η έξοδος του πολυπλέκτη πρέπει να είναι ίση με την C και σε όλες τις άλλες περιπτώσεις η έξοδος του πολυπλέκτη είναι ίση με λογικό ένα.

1 I0 MUX 2-1 F C I1 S0 A B Άσκηση 2)A) 1) Υλοποίηση της G(A, B, C) με πολυπλέκτη 2-σε-1 B4 A4 B3 A3 B2 A2 B1 A1 B0 A0 Cout C4 C3 FA FA FA FA FA C2 C1 C0 M S4 S3 S2 Κύκλωμα αθροιστή(m=0)/αφαιρέτη(m=1) 5-ψηφίων με την χρήση αθροιστών και πυλών XOR 2) B4 A4 B3 A3 B2 A2 B1 S1 A1 B0 S0 A0 ΗA ΗA ΗA ΗA ΗA Cout C4 C3 C2 C1 C0 M ΗA ΗA ΗA ΗA ΗA S4 S3 Κύκλωμα αθροιστή(m=0)/αφαιρέτη(m=1) 5-ψηφίων με την χρήση ημιαθροιστών και πυλών XOR, OR 3) Ο αθροιστής του ερωτήματος 1 χρειάζεται 5 πλήρεις αθροιστές και πέντε πύλες XOR. Ενώ ο αθροιστής του ερωτήματος 2 χρειάζεται 5 πύλες XOR 10 ημιαθροιστές και πέντε πύλες OR. S2 S1 S0

B) Παρακάτω παρουσιάζουμε το κύκλωμα ενός πλήρη αθροιστή. Cin A B Carry Out Λογικό Διάγραμμα Πλήρη αθροιστή Από το παραπάνω κύκλωμα παρατηρούμε ότι η καθυστέρηση είναι ίση με 3x2Α=6A και επιφάνεια 5x2Ε=10E. Αυτό σημαίνει ότι η συνολική επιφάνεια του κυκλώματος ενός αθροιστή 5 ψηφίων με πλήρεις αθροιστές και πύλες αποτελείται από 5 πλήρεις αθροιστές και 5 πύλες. Άρα η συνολική επιφάνεια είναι 5x10E + 5x2E = 60E. Επίσης στο κύκλωμα του αθροιστή 5 ψηφίων με πλήρεις αθροιστές παρατηρούμε ότι η διάδοση του κρατουμένου κάθε βαθμίδας καθυστερεί κατά 4x2A=8A. Επομένως η συνολική καθυστέρηση είναι 8Ax5=40A. Παρακάτω παρουσιάζουμε το κύκλωμα ενός ημιαθροιστή. A B Carry Out Λογικό Διάγραμμα Ημιαθροιστή Από το παραπάνω κύκλωμα παρατηρούμε ότι η καθυστέρηση είναι ίση με 2Α και επιφάνεια 2x2Ε=4E. Αυτό σημαίνει ότι η συνολική επιφάνεια του κυκλώματος ενός αθροιστή 5 ψηφίων με ημιαθροιστές αποτελείται από 10 ημιαθροιστές και 10 πύλες των 2 εισόδων. Άρα η συνολική επιφάνεια είναι 10x2E + 10x4E = 60E. Επίσης στο κύκλωμα του αθροιστή 5 ψηφίων με ημιαθροιστή παρατηρούμε ότι η διάδοση του κρατουμένου κάθε βαθμίδας καθυστερεί κατά 3x2A=6A. Επομένως η συνολική καθυστέρηση είναι 6Ax5=30A. Αν και τα δύο κυκλώματα έχουν την ίδια επιφάνεια η υλοποίηση με ημιαθροιστή καθυστερεί λιγότερο την διάδοση του κρατουμένου. Γ) Για την επίλυση του προβλήματος θα θεωρήσουμε ότι οι είσοδοι ZYX εφαρμόζονται στην είσοδο του αθροιστή. Με βάση τον πίνακα αληθείας του αθροιστή και τον πίνακα αληθείας για τις εξόδους ABC θα σχεδιάσουμε το κύκλωμα.

Z Y X Cout A B C 0 0 0 0 0 0 0 1 0 0 1 0 1 0 1 0 0 1 0 0 1 0 1 1 0 1 1 1 0 1 0 0 1 0 0 0 1 0 1 1 1 0 1 1 0 1 0 0 1 1 0 1 0 1 0 1 1 1 1 1 1 1 1 0 Πίνακας Αληθείας Από τον Πίνακα αληθείας παρατηρούμε ότι Α=Cout, B=, C=X. Το κύκλωμα φαίνεται παρακάτω. Z Cin Y X B A FA Co B A C

Άσκηση 3 Αρχικά σχεδιάζουμε τον Πίνακα αληθείας του κυκλώματος. Οι στήλες που αναγράφουν Παρούσα Κατάσταση αναφέρονται στις τρέχουσες τιμές των εξόδων των flip-flops. Αντίστοιχα οι στήλες που αναγράφουν Επόμενη Κατάσταση αναφέρονται στις εξόδους των flip flops σε κάθε επόμενη ανερχόμενη παρυφή. Επίσης οι σκιασμένες γραμμένες αναφέρονται στις καταστάσεις στις οποίες η είσοδος έχει λογική τιμή 0, ενώ οι λευκές γραμμές σε αυτές κατά τις οποίες η είσοδος βρίσκεται σε λογικό 1. Παρούσα Κατάσταση Είσοδος Είσοδοι Flip-Flops Επόμενη Κατάσταση Q 2 Q 1 Q 0 x J 0 = K 0 J 1 = K 1 J 2 = K 2 Q 0 x + Q 0 x Q 1 Q 0 x + Q 1 Q 0 x + Q 2 + + Q 1 Q 0 0 0 0 0 1 0 0 0 0 1 0 0 0 1 1 1 1 1 1 1 0 0 1 0 1 1 0 0 1 0 0 0 1 1 1 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 1 1 1 0 0 0 1 0 1 1 0 1 1 1 1 0 0 0 1 1 1 1 0 0 0 1 0 1 0 0 0 1 0 0 1 0 1 1 0 0 1 1 1 1 0 1 1 1 0 1 0 1 1 0 1 1 0 1 0 1 1 1 0 0 1 0 0 1 1 0 0 1 0 0 1 1 1 1 1 0 1 1 1 0 1 0 1 1 1 1 0 1 1 1 0 0 0 1 1 1 1 1 0 0 1 1 0 Πίνακας Αληθείας Κυκλώματος

Από τον Πίνακα Αληθείας σχεδιάζουμε το διάγραμμα καταστάσεων του κυκλώματος 000 111 001 110 010 101 011 100 Διάγραμμα Καταστάσεων Κυκλώματος Β) Από το διάγραμμα καταστάσεων και τον Πίνακα Αληθείας συμπεραίνουμε ότι το κύκλωμα υλοποιεί έναν Πάνω-Κάτω μετρητή. Όταν η είσοδος είναι σε λογικό μηδέν ο μετρητής μετράει προς τα πάνω και όταν η είσοδος βρίσκεται σε λογικό 1 ο μετρητής μετράει προς τα κάτω.

Άσκηση 4 Α)Αρχικά θα σχεδιάσουμε τον Πίνακα καταστάσεων του μετρητή. Παρούσα Κατάσταση Επόμενη Κατάσταση Είσοδοι Flip Flop A B C A + B + C + T A T B T C 0 0 0 0 0 1 0 0 1 0 0 1 1 0 0 1 0 1 1 0 0 1 1 1 0 1 1 1 1 1 1 1 0 0 0 1 1 1 0 0 1 1 1 0 1 0 1 1 0 0 0 0 1 1 Πίνακας Καταστάσεων Μετρητή Από τον Πίνακα καταστάσεων παρατηρούμε ότι η είσοδος του flip flop που υλοποιεί το LSB του μετρητή βρίσκεται πάντα σε λογικό 1. Για τις υπόλοιπες εισόδους των flip flops και με βάση τον Πίνακα Καταστάσεων θα κάνουμε δυο χάρτες Karnaugh προκειμένου να υλοποιήσουμε τα αντίστοιχα λογικά κυκλώματα. BC A 00 01 11 10 0 0 1 0 X 1 0 X 0 1 T A = BC + B C = B C BC A 00 01 11 10 0 0 0 1 X 1 1 X 0 0 T B = AB + A B = A B Παρατηρούμε ότι χρειαζόμαστε δυο πύλες XOR στις εισόδους των flip flops για να υλοποιήσουμε τον μετρητή. Το κύκλωμα του μετρητή φαίνεται παρακάτω. 1 T Q C B A T Q T Q Qn Qn Qn Λογικό Διάγραμμα Μετρητή

Β) Σχεδιάζουμε τον Πίνακα Αληθείας του κυκλώματος προκειμένου να ελέγξουμε την ορθή λειτουργία του. Παρούσα Κατάσταση Είσοδοι flip-flops Επόμενη Κατάσταση A B C T A = B C T B = A B T C = 1 A + B + C + 0 0 0 0 0 1 0 0 1 0 0 1 1 0 1 1 0 0 0 1 0 1 1 1 1 0 1 0 1 1 0 1 1 0 0 0 1 0 0 0 1 1 1 1 1 1 0 1 1 1 1 0 1 0 1 1 0 1 0 1 0 1 1 1 1 1 0 0 1 1 1 0 Πίνακας Αληθείας Μετρητή Από τον Πίνακα Αληθείας επαληθεύεται η ορθή λειτουργία του μετρητή. Οι αναγραφόμενες τιμές στις στήλες ως Παρούσα Κατάσταση αντιστοιχούν στις τρέχουσες εξόδους του μετρητή. Αντίστοιχα οι αναγραφόμενες τιμές στις στήλες ως Επόμενη Κατάσταση αντιστοιχούν στις επόμενες τιμές των εξόδων του μετρητή. Το διάγραμμα καταστάσεων φαίνεται παρακάτω.

000 011 001 110 100 111 Διάγραμμα Καταστάσεων Μετρητή Άσκηση 5 Α) Παρατηρούμε ότι οι πολυπλέκτες τροφοδοτούν τις εισόδους των flip flops. Οι τιμές στις γραμμές επιλογής των πολυπλεκτών καθορίζουν την λειτουργία του κυκλώματος. Στο σχήμα φαίνεται ότι οι έξοδοι των flips flops συνδέονται στις εισόδους 0 των πολυπλεκτών που τροφοδοτούν τις εισόδους τους και στις εισόδους 2 και 3 των επόμενων πολυπλεκτών. Επομένως όταν οι γραμμές επιλογής έχουν την τιμή 00 τα flip-flops διατηρούν το περιεχόμενο τους. Όταν οι γραμμές επιλογής έχουν τις τιμές 10 και 11 πραγματοποιείται δεξιά ολίσθηση. Το MSB φορτώνεται εξωτερικά από την τιμή C. Όταν οι γραμμές επιλογής έχουν την τιμή 01 τότε γίνεται φόρτωση στα flip-flops με βάση την τιμή X3X2X1X0. AB Λειτουργία 00 Διατήρηση Εξόδου 01 Φορτώνεται η τιμή X3X2X1X0 10 Πραγματοποιείται Δεξιά Ολίσθηση 11 Πραγματοποιείται Δεξιά Ολίσθηση Πίνακας Λειτουργίας B) Αρχικά θα υλοποιήσουμε έναν Πίνακα καταστάσεων όπου θα αναγράφουμε όλες τις τιμές των εξόδων των αντίστοιχων μονάδων του ερωτήματος Α.

clk W5 W4 W3 W2 W1 W0 Έξοδος Κ1 Έξοδος Κ2 Έξοδος Κ3 Έξοδος O 11 1010 Α 0 0 0 11 1010 Α 0 0 0 11 0111 7 A 0 0 11 0111 7 A 5 0 11 0010 2 7 5 0 11 1101 2 7 3 5 11 1101 D 2 3 5 11 1111 F 2 1 3 11 1111 F D 1 3 11 0010 2 D 6 1 11 0010 2 F 6 1 11 1010 2 F 7 6 11 1010 A 2 7 6 00 1111 A 2 2 3 00 1111 7 5 2 3 00 1111 7 5 2 1 00 1111 F B 2 1 00 1111 F B 2 9 Πίνακας Καταστάσεων Από τον Πίνακα Καταστάσεων σχεδιάζουμε τις κυματομορφές εξόδου. Όλες οι αναγραφόμενες τιμές είναι σε δεκαεξαδικό.