NMOS a PMOS spínač. CMOS logické obvody. CMOS Complementary MOS. NMOS a PMOS spínač. CMOS technológia je najpopulárnejšia a široko používaná NMOS

Transcript

1 MO logické obvody MO technológia je najpopulárnejšia a široko používaná nízka spotreba v statickom stave, nízke napájacie napätie vysoká hustota integrácie minimalizácia MO logické obvody sú tvorené n- a p-kanálovými MOET-mi môžu sa skladať iba s MO tranzistorov (žiadne odpory a diódy) MOET má vysoký odpor v rozopnutom stave NMO a PMO spínač body source gate drain dĺžka hradla L určuje spínaciu rýchlosť často minimálny rozmer (,5 µm) W NMO n+ n+ L p-substrate Táto unikátna vlastnosť umožňuje použitie veľmi zjednodušeného modelu MOET spínača pre účely návrhu a analýzy MO obvodov body source W gate drain PMO MOET modelovaný ako riadený spínač logické funkcie NMO spínač a PMO spínač p+ n-substrate L p+ NIO MO logické obvody. NIO MO logické obvody. 2 VI NMO + _ i + _ V NMO a PMO spínač digitálne riadený NMO spínač drain vyšší potenciál, source nižší bulk/body na najnižší potenciál (V alebo N) predpoklad: MO je ideálny spínač (Ron=) V : 5 V MO omplementary MO NMO a PMO sú navzájom doplnkové spínače Logický signál, ktorý spína NMO zároveň vypína PMO MO logické obvody dve doplnkové tranzistorové časti V V ak V I =V (log ) i >, ak V I = (log ) i = Pull-up V I PMO + _ i + _ V digitálne riadený PMO spínač source vyšší potenciál, drain nižší potenciál bulk/body najvyšší potenciál (V) PMO má záporné prahové napätie (-,5V -,2 V) Vstupy časť Pull-down časť V Výstup in V out ak V I =V (log ) V = i = ak V I = (log ) V = - V < V T i > NIO MO logické obvody. 3 NIO MO logické obvody. 4

2 MO Logické obvody. tatická komplementárna logika MO logické obvody MO logika obsahuje pull-up Kombinuje PMO a NMO spínače ériovo (násobenie) Paralelne (sčítavanie) a časti tatické Komplem. logika Prenosové hradlá ynamická logika omino logika ynamické ákladné pravidlá návrhu MO logiky Všetky spínače použité v pull-up sú PMO a všetky spínače použité v sú NMO Počet spínačov zapojených do série by nemal byť väčší ako 5 Pseudo NMO. pravidlo zabezpečuje, že logický signál na výstupe obvodu bude v maximálnom rozsahu (od V do V) 2. pravidlo zabraňuje oneskoreniu signálu (prechodom cez spínače) NIO MO logické obvody. 5 NIO MO logické obvody. 6. tatická komplementárna logika Opačné použitie spínačov vedie tzv. oslabeným výstupom (weak) Weak napr. použitie NMO na pripojenie výstupu k V ma za následok napätie na výstupe nižšie ako V weak V. Komplementárna logika: MO invertor Invertor neguje logický signál MO invertor obsahuje pull-up (PMO) a (NMO) V Weak L V L < V -V TN V h a s z o r ý n l p ý n a v o k u d e r h a s z o r V -V TN V -V TP Pull-up časť invertora = = Pull-down časť invertora L V L > - V TP V NIO MO logické obvody. 7 NIO MO logické obvody. 8

3 MO NN hradlo MO NOR hradlo = (dvojvstupové NN hradlo) Pravdivostná tabuľka NN hradla & = + (dvojvstupové NOR hradlo) Pravdivostná tabuľka NOR hradla Pull-up časť Pull-down časť V Pull-up časť Pull-down časť V Karnaughova mapa Karnaughova mapa + + V V NIO MO logické obvody. 9 NIO MO logické obvody. ložené MO hradlá tvorené kombináciou sériových a paralelných spínačových štruktúr Pull-down časť + + (++) +? =((++) ) Pull-up časť Pass-Transistor/Transmission-ate logic komplementárna logika poskytuje plný logický rozsah ak je možné a dovolené použiť aspoň na časti obvodu menší rozsah, komlementárna logika môže byť výhodne nahradená Logika používajúca pass-transistor je optimálnejšia z hľadiska počtu tranzistorov potrebných na realizáciu danej logickej funkcie výrazne zjednodušuje obvodové riešenia Pass-transistor umožňujú preniesť na výstup aj vstupné signály a ich doplnky (komplementárna logika iba V alebo V) signál na výstupe (, not, V alebo V) však môže byť oslabený. Techniky na obnovenie oslabeného signálu (prídavné MO hradlo) 2. Požitie prenosových hradiel (Transmission-gate) NIO MO logické obvody. NIO MO logické obvody. 2

4 Príklad multiplexora realizovaného v komplementárnej logike Karnaughova mapa MUX 2-to- = + 4 tranzistorov Multiplexor realizovaný pomocou pass-tranzistorov = ak = = ak = Pravdivostná tabuľka Výstup je oslabený pre isté kombinácie k == < V -V TN (oslabená log) PMO naopak oslabuje prechádzajúcu log Obnova oslabeného výstupu obnova oslabenej log na výstupe prídavný PMO a invertor PMO pripája k V vždy keď = 2 tranzistory NIO MO logické obvody. 3 NIO MO logické obvody. 4 in Pass-transistor nahradený prenosovým hradlom (t-hradlo) MUX 2-to- out in out t-hradlo PMO a NMO paralelne, spínajú a vypínajú súčasne, výstup je bez oslabenia log a log. oplnkové riadiace signály, PMO prepúšťa, NMO prepúšťa. 6 tranzistorov Trojstavové hradlá t-hradlo na výstupe I I 2 I 3 I 4 MUX 4-to- MUX 2-to- MUX 2-to- MUX 2-to- 2 MUX 2-to- môže byť použitý ako stavebný blok pre MUX s väčším počtom selektovacích vstupov I I 2 I 3 I 4 I 5 I 6 I 7 I 8 MUX 8-to- MUX 4-to- MUX 4-to- MUX 2-to- MUX 2-to- Trojstavový invertor 3 2 NIO MO logické obvody. 5 NIO MO logické obvody. 6

5 Multiplexorová logika používa sa ako L v P obvodoch MUX s n selektovacími vstupmi môžeme implementovať log. funkciu n premenných N I I 2 MUX 2-to- = I I 2 I 3 I 4 I 5 I 6 I 7 I 8 Pravdivostná tabuľka MUX 8-to- 2 3 = + ákladné vlastnosti: Úspora počtu tranzistorov oproti komplementárnej logike ale dvojnásobný počet oproti pass tranzistor logike Rieši problém oslabeného signálu na výstupe (pass tranzistor) účasné spínanie doplnkových tranzistorov MO spínača Potreba komplementárnych hodinových signálov Vyššia vstupná kapacita ako u pass tranzistor Vyššia spotreba (kvôli prídavnému invertoru potrebnému k získaniu riadiacich signálov a kvôli vyššej vstupnej kapacite) k je niektorá s n premenných použitá ako selektovací vstup, funkcia je realizovateľná s menej ako n selektovacími vstupmi = + NIO MO logické obvody. 7 NIO MO logické obvody Pseudo NMO logika k vynecháme v komplementárnej logike jednu časť dostávame logiku s otvoreným kolektorom zvyčajne je vynechaná pull-up časť, lebo PMO sú pomalšie 3. Pseudo NMO logika V MO technológii je pull-up rezistor implementovaný pomocou permanentne zopnutého PMO štruktúra podobná invertoru v NMO tech. - pseudo NMO invertor =, = =, plávajúce (hodnota závisí od prúdu záverne polarizovaného PN a kapacity L ) V V = R Invertor s otvoreným kolektorom R pu L Invertor s pull-up rezistorom k =, R pu pripája výstup k V s časovou konštantou τ=r pu L k =, R pu a NMO tvoria napäťový delič pu Rn + R n V nemôže byť úplne nulové, lebo R n postačujúca podmienka: pull-up / pomer R pu /Rn >4 (zvyčajne 5-) R pu Pseudo NMO NN L/W = 6/4 Pseudo NMO invertor 3 tranzistory Keďže odpor kanála u PMO je asi 2,5 krát väčší ako u NMO, podmienka R pu /R pd > 4 je splnená (7,5) ak: L W L/W = 6/4 Pseudo NMO NOR pu pu L = 3 W pd pd NIO MO logické obvody. 9 NIO MO logické obvody. 2

6 4. ynamická logika 4. ynamická logika ynamická MO logika je založená na schopnosti MO obvodov uchovať náboj v plávajúcom uzle počas určitého času uzly obvodu predstavujú kapacitu - jej hodnota závisí od geometrie obvodu a počtu vetvení (v prípade výstupu) elektricky izolovaný uzol nazývame plávajúci/vysokoimpedančný ak je v uzle s kapacitou n (pred tým ako sa stane plávajúci) počiatočný potenciál V, náboj v ňom uložený bude Q n= n V v ideálnom prípade (I leakage=) by náboj ostal v uzle natrvalo pôsobením zvodového prúdu sa n vybíja a napätie klesá vstupy X n M P NMO M N Štruktúra dynamickej MO logiky Minimálna frekvencia obnovenia kapacita plávajúceho uzla =,p počiatočné napätie uzla V =3V náboj je: Q =V =3-4 ak max. dovolený úbytok je V 2 =,5V, úbytok náboja Q 2 =V 2 =5-5 ak je I leak =,n 5 5 t = = 5µs 9, refresh = 2MHz Náboj v dynamických obvodoch je periodicky obnovovaný synchrónne obnovovanie náboja hodinovým signálom minimálna frekvencia obnovovania je daná časom uchovania 2 fázy činnosti =, = f(x n ) precharge =, pripojené k V a sa nabíja evaluation NIO MO logické obvody. 2 NIO MO logické obvody ynamická logika 4. ynamická logika M P ynamická logika nemôže byť kaskádovaná (driver pre ďalší dynamický obvod) oneskorenie obvodov spôsobuje chybný signál na výstupe posunutie vyhodnocovacej fázy druhého stupňa až po dokončení vyhodnotenia prvého stupňa omino logika M N ynamické NN hradlo V V = + k sa menia vstupy obvodu počas fázy obnovovania náboja, dochádza k malým poklesom napätia na výstupe spôsobené tzv. zdieľaním náboja (charge sharing) 2 Kaskádované dynamické invertory! chybný signál NIO MO logické obvody. 23 NIO MO logické obvody. 24

7 4. ynamická logika ákladné vlastnosti dynamickej logiky: Úspora počtu tranzistorov n-vstupové dynamická hradlo vyžaduje iba n+2 tranzistorov Požadovaná minimálna frekvencia hodín (obnovovanie náboja) Vstupná kapacita každého vstupu n-vstupového hradla je rovná iba kapacite tranzistorového hradla Oneskorenie hradla zarhňuje aj dobu obnovovania náboja Nízka spotreba Logické stupne nemôžu byť kaskádovateľné omino logika 5. omino logika Najjednoduchšie domino riešenie kaskádovateľnosti dynamických obvodov je pridanie statického invertora na výstup hradla (buffer) Invertor zabezbečuje na výstupe log na konci precharge fázy abraňuje nesprávnemu zopnutiu logiky nasledujúceho stupňa Vyhodnocovacia fáza nasledujúceho stupňa nenastane skôr ako dôjde k úplnému vyhodnoteniu stupňa predchádzajúceho vstupy X n NMO Neinvertujúca OMINO logika Neinvertujúca logika iba pri zmene výstupu dynamického hradla z do sa INV prestavuje INV môže vykonať iba zmenu každé hradlo v reťazci môže vykonať iba zmenu z do NIO MO logické obvody. 25 NIO MO logické obvody omino logika - verzie môže byť prevedená ako statická alebo latched verzia tatická: weak PMO (nízke zosilnenie, malý pomer W/L) na kompenzáciu zvodového prúdu: statická logika počas = (iba pre nízke frekvencie, pretože weak PMO nestíha rýchlo prepínať a pull-up čas je oveľa dlhší ako ) Latched: weak PMO v spätnej väzbe vytvára latch NP omino logika (ipper logic) Je vylepšením základnej domino logiky na invertujúcu logiku Používa pull-up (PMO) aj (NMO) časti Tieto N a P dynamické hradlá sa striedajú vo výslednej kaskádnej štruktúre (zipper) NMO predstavuje driver pre PMO a opačne Potreba doplnkových hodinových signálov X n NMO X n NMO NMO PMO pull-up NMO tatická verzia OMINO logiky Latch verzia OMINO logiky Invertujúca NP OMINO logika NIO MO logické obvody. 27 NIO MO logické obvody. 28

8 4-fázová omino logika dynamická logika s optimalizovaným časovaním ezpečnosť časovania, zabraňuje zdieľaniu náboja (charge sharing) počas vyhodnocovacej fázy Optimálna veľkosť obvodu vzhľadom na vlastnosti Nevýhodou je potreba štyroch hodín locked MO logic ( 2 MO) Pôvodne navrhnutá ako logika s nízkou spotrebou pre staré MO technológie s kovovým hradlom Hlavnou výhodou je sformovanie dynamickej logiky, ktorá je ľahko synchonizovateľná s ostatnými dynamickými obvodmi lock tranzistory umiestnené buď na výstupe hradla alebo na konci napájacích prívodov Možnosť vytvárania latch obvodov Komplexnejšie dynamické štruktúry PMO pull-up vstupy NMO 3 NMO 3 4 NMO 4-fázová OMINO logika NIO MO logické obvody MO logika NIO MO logické obvody. 3 imo technológia imo kombinuje bipolárnu a MO na jednom čipe Výhody MO: nízka spotreba menšia plocha, vyššia výťažnosť (nízka cena) vysoká vstupná impedancia nízka parazitná kapacita široký logický rozkmit vysoká hustota integrácie vlastná pamäťová schopnosť takmer ideálne spínače Výhody bipolárnej: vysoká schopnosť budenia nízky šum vyššia rýchlosť (2-5 než MO) lepšia zhodnosť prvkov nižšia citlivosť na odchýlky tech. kompatibilita s EL Problémy imo: imo logické obvody výťažnosť/cena NPN tranzistory majú problémy so saturáciou nie príliš vysoká podpora tools MO invertor M imo invertor Problém plného rozkmitu I V E V E T: V E >V E α T < α I > I /β nadbytočný bázový prúd M Q ieľom imo je schopnosť zvýšiť budiacu schopnosť MO imo je vhodná pre mixed-signal VLI imo ponúka možnosť realizovať zložitejšie analógové a zmiešané IO ložitejšia a drahšia ako MO JT vnášajú nové problémy NPN saturácia injektuje nosiče náboja do substrátu Latchup je veľmi kritický (ponorené vrstvy a ochranné prstence) V Prevodová char. M VTN V V - VTP V V -VE VE2 Q Q2 V Q2 V E ~,7V, inak sa JT zatvára NIO MO logické obvody. 3 NIO MO logické obvody. 32

9 imo logické obvody ull-swing imo imo s plným rozkmitom na výstupe Rezistory zaradené medzi bázu a emitor JT pripájajú výstup k V alebo V cez príslušné MO tranzistory Rezistory sú implementované pomocou trvalo zopnutých MO tranzistorov (R PMO a R 2 NMO) imo logika so spätnou vazbou Patrí medzi vylepšené imo logické obvody pätná väzba tvorená invertorom zaručuje plný rozkmit na výstupe M M Q R Q = Q2 Q2 R2 imo invertor s plným rozkmitom ull-swing imo NN hradlo imo NN hradlo spätnoväzbového typu NIO MO logické obvody. 33 NIO MO logické obvody. 34