PROSES LENGKAP MEREKABENTUK DAN MEMBANGUNKAN PMOS BERTEKNOLOGI 90NM MENGGUNAKAN ATHENA DAN ATLAS

Transcript

1 PROSES LENGKAP MEREKABENTUK DAN MEMBANGUNKAN PMOS BERTEKNOLOGI 90NM MENGGUNAKAN ATHENA DAN ATLAS Zairi Ismael Rizman Fakulti Kejuruteraan Elektrik Tel: / E-mel: Kim Ho Yeap Fakulti Kejuruteraan dan Teknologi Hijau Universiti Tunku Abdul Rahman (UTAR) Kampar, Perak, Malaysia Tel: E-mel: Nik Nur Shaadah Nik Dzulkefli Fakulti Kejuruteraan Elektrik Tel: E-mel: Afiza Nur Jaafar Fakulti Kejuruteraan Elektrik Tel: E-mel: Suziana Omar Fakulti Kejuruteraan Elektrik Tel: E-mel: Rosmawati Shafie Fakulti Kejuruteraan Elektrik Tel: E-mel: Norizan Mohamad Fakulti Sains Komputer dan Matematik Tel: E-mel: Volume 2 Issue Academia Journal UiTMT ( Page 59

2 Abstrak Artikel ini berobjektif menerangkan tentang proses lengkap rekabentuk transistor 90nm semikonduktor logam oksida jenis-p, PMOS (P-Type Metal Oxide Semiconductor). Fabrikasi transistor ini dibuat menggunakan simulasi Athena, dan pencirian elektriknya pula dilakukan oleh modul Atlas dari perisian Silvaco. Peraturan penskalaan medan tetap diaplikasikan untuk memperoleh pencirian elektrik transistor yang ditetapkan oleh piawaian antarabangsa. Bahan termaju dan teknologi baru digunakan untuk meminimumkan masalah yang timbul dalam pembuatan transistor bersaiz nano dan meningkatkan prestasinya. Graf I D -V G dan I D -V D transistor diplotkan untuk mengkaji ciri-ciri elektriknya. Pengukuran telah dilakukan untuk mendapatkan parameter-parameter pencirian elektrik transistor ini. Kesimpulannya, pemahaman tentang 90nm PMOS bersaiz nano perlu dikaji dengan lebih mendalam lagi supaya dapat menghasilkan transistor berprestasi tinggi berdasarkan syarat piawaian rajah laluan teknologi antarabangsa untuk semikonduktor, ITRS (International Technology Roadmap for Semiconductor) dan model teknologi ramalan Berkeley, BPTM (Berkeley Predictive Technology Model). Kata Kunci: 90nm PMOS, ITRS, BPTM, Silvaco, rekabentuk 1. Pengenalan Rekabentuk transistor kesan medan semikonduktor logam oksida, MOSFET (Metal Oxide Semiconductor Field Effect Transistor) pada peringkat dimensi yang kecil secara kasarnya telah dikawal oleh kriteria penskalaan. Konsep penskalaan ini diilustrasi di dalam Rajah 1, di mana menunjukkan peranti yang besar telah diskalakecilkan oleh faktor parameter penskalaan dimensi, α untuk menghasilkan peranti yang kecil. Berpandukan elektrostatik mudah, jika dimensi, pendopan dan voltan diskalakan seperti yang ditunjukkan, konfigurasi medan elektrik di dalam peranti yang diskalakan akan sama seperti ia di dalam peranti yang besar. Hubungan penskalaan medan elektrik tetap ini diringkaskan di lajur kedua di Jadual 1 (Wong, 1999). Rajah 1: Ilustrasi skema penskalaan teknologi silikon oleh faktor α (Wong, 1999) Volume 2 Issue Academia Journal UiTMT ( Page 60

3 Jadual 1: Peraturan-peraturan teknologi 3 jenis penskalaan (Wong, 1999) Faktor penskalaan Faktor penskalaan medan elektrik tetap umum Parameter fizikal Panjang saluran, ketebalan penebat Lebar pendawaian, lebar saluran Medan elektrik dalam alat Faktor penskalaan terpilih umum 1/α 1/α 1/α d 1/α 1/α 1/α w 1 ε ε Voltan 1/α ε/α ε/α d Pendopan α εα εα d Luas 1/α 2 1/α 2 1/α 2 w Kapasitan 1/α 1/α 1/α w Lengah get 1/α 1/α 1/α d Lesapan kuasa 1/α 2 ε 2 /α 2 ε 2 /α w α d Kepadatan kuasa 1 ε 2 ε 2 α w / α d Penyelidikan ini berobjektif menerangkan tentang proses lengkap rekabentuk dan pembangunan transistor 90nm PMOS. Fabrikasi transistor ini dibuat menggunakan simulasi Athena, dan pencirian elektriknya pula dilakukan oleh modul Atlas dari perisian Silvaco. Peraturan penskalaan medan tetap diaplikasikan untuk memperoleh pencirian elektrik transistor yang ditetapkan oleh piawaian antarabangsa. Bahan termaju dan teknologi baru digunakan untuk meminimumkan masalah yang timbul dalam pembuatan transistor bersaiz nano dan meningkatkan prestasinya. Graf I D -V G dan I D -V D transistor diplotkan untuk mengkaji ciri-ciri elektriknya. Pengukuran telah dilakukan pada 90nm PMOS di mana parameter-parameter simulasi dibandingkan dengan ITRS dan BPTM untuk pengesahan faktor kesahihan dan kebolehpercayaan rekabentuk transistor tersebut (Rizman, 2009). 2. Metodologi Fabrikasi transistor ini dibuat menggunakan simulasi Athena. Pencirian elektriknya pula dilakukan oleh modul Atlas dari perisian Silvaco. Peraturan penskalaan medan tetap diaplikasikan untuk memperoleh pencirian elektrik transistor yang ditetapkan oleh piawaian antarabangsa. Bahan termaju dan teknologi baru digunakan untuk meminimumkan masalah yang timbul dalam pembuatan transistor bersaiz nano dan meningkatkan prestasinya. Graf I D -V G dan I D -V D transistor diplotkan untuk mengkaji ciri-ciri elektriknya. Perbandingan nilai-nilai simulasi dengan data-data daripada ITRS dan BPTM dilakukan untuk jaminan kesahihan dan kebolehpercayaan rekabentuk transistor yang telah difabrikasi (Yeap, 2010). 3. Pengaturcaraan Transistor 90nm PMOS Secara amnya, tatacara atau langkah-langkah fabrikasi PMOS bersaiz 90nm adalah sama dengan 90nm semikonduktor logam oksida jenis-n, NMOS (N-Type Metal Oxide Semiconductor) (Rizman, 2013). Ianya termasuklah lebar get PMOS yang akan difabrikasi iaitu bersaiz 90nm Volume 2 Issue Academia Journal UiTMT ( Page 61

4 dan lebar salir/sumber bersaiz 0.4 m, seperti yang ditunjukkan pada Rajah 2. Walaubagaimanapun, jenis pengedopan dan kepekatan dos yang digunakan dalam fabrikasi PMOS terutamanya dalam pembentukan telaga, halo, salir/sumber, serta penyelarasan voltan ambang adalah berbeza dengan NMOS. Rajah 2: Pandangan atas transistor 90nm PMOS Oleh sebab NMOS dan PMOS perlu difabrikasi pada substrat yang sama untuk menghasilkan CMOS, substrat yang sama dengan NMOS iaitu substrat silikon berhablur tunggal jenis-p, berorientasi <100>, serta didopkan dengan boron berkepekatan 7x10 14 atom/cm 3 akan digunakan. Walau bagaimanapun, telaga yang dihasilkan pada PMOS adalah telaga jenis-n. Oleh itu, dopan fosforus berketumpatan 2.75x10 11 cm -3 perlu diimplantasi dengan tenaga 100keV. Kod aturcara implantasi telaga adalah seperti berikut. implant amorphous phos dose=2.75e11 energy=100 pears Sebaik telaga-n dibentuk, kaedah pengasingan parit cetek, STI (Shallow Trench Isolation) akan diaplikasi untuk isolasi atau pengasingan bagi memisahkan transistor yang berjiranan antara satu sama lain dalam satu cip litar bersepadu. Kaedah STI yang digunakan adalah sama dengan NMOS. Kemudian, lapisan oksida korban akan ditumbuh untuk memastikan permukaan substrat bebas dairpada sebarang kecacatan (Xiao, 2001). Oksida get setebal 22.6Å akan ditumbuh sesudah kawasan STI ditutupi dengan nitrid. Pembentukan oksida get memakan masa 1.5 minit dan pada suhu 850 o C. Langkah yang seterusnya ialah penyelarasan voltan ambang. Implantasi dopan boron diflorida, BF 2 (Boron Difluoride) akan dilakukan. Kepekatan dos yang digunakan ialah 1x10 13 atom/cm 3 dan tenaga implantasi ialah 5keV. implant bf2 dose=1e13 energy=5 pearson diffus time=20 temp=800 nitro press=1.00 Sehubungan itu, selapis polisilikon akan dimendapkan pada permukaan substrat. Polisilikon perlu dipunarkan untuk membentuk saiz get polisilikon yang dikehendaki. Proses pembentukan get untuk PMOS adalah sama dengan NMOS. Selepas itu, implantasi halo dilakukan. Untuk Volume 2 Issue Academia Journal UiTMT ( Page 62

5 PMOS, dos ion arsenik yang rendah iaitu x10 10 cm -3 diimplantasi pada tenaga tinggi 180keV dan disetkan pada sudut serong yang besar iaitu 20 o. Ini untuk mengoptimumkan kesan salur pendek (Xiao, 2001). implant arsenic dose=610.01e10 energy=180 tilt=20 rotation=25 bca n.ion=5000 sampling implant arsenic dose=610.01e10 energy=180 tilt=20 rotation=115 bca n.ion=5000 sampling implant arsenic dose=610.01e10 energy=180 tilt=20 rotation=205 bca n.ion=5000 sampling implant arsenic dose=610.01e10 energy=180 tilt=20 rotation=295 bca n.ion=5000 sampling Sama seperti fabrikasi NMOS, proses pemendapan wap kimia, CVD (Chemical Vapor Deposition) akan diaplikasi untuk pemendapan lapisan nitrid setebal 0.12 m. Seterusnya, punaran perlu dilakukan pada nitrid untuk membentuk peruang dinding sisi. Sesudah implantasi halo lengkap, implantasi salir/sumber dopan jenis-p akan dilakukan pada kedua-dua tepi get polisilikon. Dos boron berkepekatan 5.0x10 13 atom/cm 3 akan diimplantasi pada tenaga 10keV. Selepas pembentukan kawasan salir/sumber, penyepuh lindapan perlu dijalankan selama 45 minit pada suhu 800 o C dan 850 o C. Berhubung dengan itu, silisida akan dibentuk pada permukaan polisilikon. Proses silisidanya adalah sama dengan NMOS. method full.cpl high.conc back=6 implant boron dose=5.0e13 energy=10 monte tilt=7 rotation=60 amorph implant boron dose=5.0e13 energy=10 monte tilt=7 rotation=240 amorph Seterusnya, dielektrik pralogam, PMD (Premetal Dielectric) jenis kaca silikat boron fosfor, BPSG (Boron Phosphor Silicate Glass) akan dimendapkan di atas permukaan substrat. Tujuan pemendapan BPSG adalah untuk memerangkap ion-ion natrium pada get, di samping berfungsi sebagai penebat dalam penyambungan lapisan logam berbilang aras (Xiao, 2001). Sebaik sahaja BPSG dimendapkan, implantasi pampasan dengan menggunakan ion fosforus akan dilakukan untuk meminimumkan kapasitan simpangan. Seterusnya, punaran akan dijalankan untuk membentuk sentuhan salir/sumber. Proses fabrikasi sebelah kiri PMOS diakhiri dengan pelogaman aluminium yang pertama, pemendapan dielektrik antara logam, IMD (Intermetal Dielectric) yang pertama, serta pelogaman aluminium yang kedua. Arahan mirror digunakan untuk mendapatkan struktur transistor PMOS yang lengkap. Simulasi peranti PMOS juga adalah lebih kurang sama dengan NMOS. Perbezaannya adalah pada pemplotan graf I d -V d dan graf I d -V g, di mana voltan negatif digunakan pada V d dan V g. solve init solve vgate=-1.1 outf=psti_id_vd_1 solve vgate=-2.2 outf=psti_id_vd_2 solve vgate=-3.3 outf=psti_id_vd_3 solve vgate=-4.4 outf=psti_id_vd_4 load infile=psti_id_vd_1 log outf=pmossti_id_vd_1.log solve name=drain vdrain=0.05 vfinal=-3.0 vstep=-0.2 load infile=psti_id_vd_2 log outf=pmossti_id_vd_2.log Volume 2 Issue Academia Journal UiTMT ( Page 63

6 solve name=drain vdrain=0.05 vfinal=-3.0 vstep=-0.2 load infile=psti_id_vd_3 log outf=pmossti_id_vd_3.log solve name=drain vdrain=0.05 vfinal=-3.0 vstep=-0.2 load infile=psti_id_vd_4 log outf=pmossti_id_vd_4.log solve name=drain vdrain=0.05 vfinal=-3.0 vstep=-0.2 tonyplot -overlay pmossti_id_vd_1.log pmossti_id_vd_2.log pmossti_id_vd_3.log solve init method newton trap solve prev solve init solve vdrain=-1.0 outf=psti_id_vg_1 solve vdrain=-1.1 outf=psti_id_vg_2 solve vdrain=-2.1 outf=psti_id_vg_3 solve vdrain=-3.1 outf=psti_id_vg_4 load infile=psti_id_vg_1 log outf=pmossti_id_vg_1.log solve name=gate vgate=0.1 vfinal=-3.0 vstep=-0.2 load infile=psti_id_vg_2 log outf=pmossti_id_vg_2.log solve name=gate vgate=0.1 vfinal=-3.0 vstep=-0.2 load infile=psti_id_vg_3 log outf=pmossti_id_vg_3.log solve name=gate vgate=0.1 vfinal=-3.0 vstep=-0.2 load infile=psti_id_vg_4 log outf=pmossti_id_vg_4.log solve name=gate vgate=0.1 vfinal=-3.0 vstep=-0.2 solve init method newton trap solve prev solve vdrain=-0.1 name=drain log outf=strike.log master solve vgate=0 vstep=-0.25 vfinal=-3.0 vdrain=-0.1 name=gate save outf=strike.str extract name="pvt" (xintercept(maxslope(curve(abs(v."gate"),abs(i."drain"))))\ -abs(ave(v."drain"))/2.0) tonyplot -overlay pmossti_id_vg_1.log pmossti_id_vg_2.log pmossti_id_vg_3.log quit 4. Keputusan Keputusan simulasi transistor 90nm PMOS iaitu struktur keratan rentas, I D -V D dan I D -V G menggunakan Athena dan Atlas ditunjukkan dalam Rajah 3-6 serta graf Rajah 7 dan Rajah 8. Setelah keputusan diperolehi, perbandingan parameter-parameter simulasi dengan nilai-nilai ITRS dan BPTM dilakukan untuk melihat samada ia mengikut syarat yang ditetapkan oleh piawaian tersebut. Volume 2 Issue Academia Journal UiTMT ( Page 64

7 Rajah 3: Struktur keratan rentaslengkap 90nm PMOS yang lengkap dilabelkan Rajah 4: Taburan dopan di dalam 90nm PMOS Volume 2 Issue Academia Journal UiTMT ( Page 65

8 Rajah 5: Struktur taburan dopan 90nm PMOS yang lengkap dilabelkan Rajah 6: Struktur saiz get 90nm PMOS Volume 2 Issue Academia Journal UiTMT ( Page 66

9 Rajah 7: Graf I d -V d 90nm PMOS Rajah 8: Graf I d -V g 90nm PMOS Volume 2 Issue Academia Journal UiTMT ( Page 67

10 Jadual 2: Nilai-nilai simulasi ATLAS 90nm PMOS Proses Parameter Well Oxidation (µm) Drive-in (µm) Pad Oxidation (µm) Trench Depth (µm) Sacrificial Oxide (µm) Gate Oxide (µm) Poly Oxide (µm) p-xj (µm) p-1dvt (V) p p-chan surf conc (atoms/cm 3 ) 1.09e pvt (V) Perbincangan Terdapat sedikit perbezaan berlaku di dalam keputusan parameter-parameter 90nm PMOS hasil daripada simulasi, seperti ditunjukkan di Jadual 2. Ini disebabkan pengubahan nilai pada bahagian kod aturcara yang perlu dibuat berulang kali untuk mendapatkan nilai V TH yang memenuhi keperluan ITRS dan BPTM. Sifat-sifat bahan yang berbeza seperti keberintangan, kestabilan suhu dan sebagainya juga mempengaruhi hasil simulasi. Namun, faktor-faktor ini tidak menjejaskan prestasi transistor yang direkabentuk kerana perbezaannya tidak ketara dan ianya boleh diterima kerana masih di dalam julat nilai yang dibenarkan oleh piawaian ITRS dan BPTM, seperti ditunjukkan di Jadual 3. Jadual 3: Parameter-parameter piawaian keluaran ITRS dan BPTM (Berkeley, 2006) Teknologi L G (μm) T OX (nm) V TH (V) V DD (V) 180 nm 0.18 ± 15% 4.2 ± 4% ± 12.7% 1.8 ± 10% 130 nm 0.13 ± 15% 3.3 ± 4% ± 12.7% 1.5 ± 10% 100 nm 0.10 ± 15% 2.5 ± 4% ± 12.7% 1.2 ± 10% 70 nm 0.07 ± 15% 1.7 ± 4% ± 12.7% 0.9 ± 10% 6. Kesimpulan Perbandingan dibuat antara parameter-parameter piawaian ITRS dan BPTM dengan nilai-nilai hasil simulasi transistor ini. Didapati bahawa, nilai-nilai rekabentuk 90nm PMOS berada dalam lingkungan julat piawaian. Dengan itu, ia jelas bahawa transistor ini telah berjaya difabrikasi dan berfungis dengan baik mengikut piawaian yang telah ditetapkan berdasarkan faktor kesahihan dan kebolehpercayaan. Rujukan Berkeley. (2006). Berkeley Predictive Technology Model (BPTM). Volume 2 Issue Academia Journal UiTMT ( Page 68

11 Rizman, Z. I., Ahmad, I. & Zoolfakar, A. S. (2009). Design and Fabrication of 90nm CMOS Using ATHENA and ATLAS. MSU Information Sciences & Engineering Seminar, Rizman, Z. I., Yeap, K. H., Aris M. A. & Miskon, M. T. (2013). Simulasi Fabrikasi dan Pencirian Elektrik 90nm NMOS Menggunakan Perisian SILVACO. E-Academia Journal UiTM Terengganu, 2(2), Wong, H.-S. P., Frank, D. J., Solomon, P. M., Wann, C. H. J. & Welser, J. J. (1999). Nanoscale CMOS. Proceedings of the IEEE, 87(4), Xiao, H. (2001). Introduction to Semiconductor Manufacturing Technology. AS: Prentice Hall, Inc. Yeap, K. H., Ahmad, I., Rizman, Z. I., Chew, K., Chong, K. H. & Yong, Y. T. (2010). Characterization of a Submicron PMOS in Mixer Circuits. IEEE Conference on Sustainable Utilization and Development in Engineering and Technology, Volume 2 Issue Academia Journal UiTMT ( Page 69