ΕΛΛΗΝΙΚΗ ΔΗΜΟΚΡΑΤΙΑ Ανώτατο Εκπαιδευτικό Ίδρυμα Πειραιά Τεχνολογικού Τομέα Μικροηλεκτρονική - VLSI Ενότητα 6.2: Συνδυαστική Λογική - Σύνθετες Πύλες Κυριάκης - Μπιτζάρος Ευστάθιος Τμήμα Ηλεκτρονικών Μηχανικών Τ.Ε.
Άδειες Χρήσης Το παρόν εκπαιδευτικό υλικό υπόκειται σε άδειες χρήσης reative ommons. Για εκπαιδευτικό υλικό, όπως εικόνες, που υπόκειται σε άλλου τύπου άδειας χρήσης, η άδεια χρήσης αναφέρεται ρητώς.
Χρηματοδότηση Το παρόν εκπαιδευτικό υλικό έχει αναπτυχθεί στα πλαίσια του εκπαιδευτικού έργου του διδάσκοντα. Το έργο «Ανοικτά Ακαδημαϊκά Μαθήματα στο Ανώτατο Εκπαιδευτικό Ίδρυμα Πειραιά Τεχνολογικού Τομέα» έχει χρηματοδοτήσει μόνο τη αναδιαμόρφωση του εκπαιδευτικού υλικού. Το έργο υλοποιείται στο πλαίσιο του Επιχειρησιακού Προγράμματος «Εκπαίδευση και Δια Βίου Μάθηση» και συγχρηματοδοτείται από την Ευρωπαϊκή Ένωση (Ευρωπαϊκό Κοινωνικό Ταμείο) και από εθνικούς πόρους.
Σκοπός Ενότητας Παρουσίαση και ανάλυση λειτουργίας σύνθετων στατικών λογικών πυλών με διαφορετικούς τρόπους σχεδιασμού. Σύγκριση οικογενειών λογικών πυλών
Περιεχόμενα Ενότητας Σύνθετη πύλη MOS Διαστάσεις Transistor Λογικό γράφημα - Euler Path Υλοποίηση της (a+b).c Παράδειγμα ab+cd Or-nd-Invert (OI) Ratioed Logic Βελτιστοποίηση Restorer Sizing Delay in Transmission Gate Networks Delay Optimization
Σύνθετη πύλη MOS D D OUT = D + (+)
Διαστάσεις Transistor Συμμετρική απόκριση (dc, ac) Απόδοση D 6 D 1 6 2 12 12 2 2 F Εξάρτηση από τις εισόδους Σχεδιασμός για τη χειρότερη περίπτωση
Λογικό γράφημα - Euler Path x=c(a+b) b a j x c x x c i PUN x c x i c a i b b j a GND PDN b j a GND { a b c}
Υλοποίηση της (a+b).c x x GND GND a c b a b c (a) Input order {a c b} (b) Input order {a b c}
Παράδειγμα ab+cd x x b c b c x x a d a d GND GND (a) Logic graphs for ( ab+cd ) (b) Euler Paths { a b c d } x GND a b c d (c) stick diagram for ordering {a b c d }
Or-nd-Invert (OI) X PUN D D X = (+) (+D) X D D GND PDN
Ratioed Logic Resistive Load R L Depletion Load V T < 0 PMOS Load F F V SS F In 1 In 2 In 3 PDN In 1 In 2 In 3 PDN In 1 In 2 In 3 PDN V SS V SS V SS (a) resistive load (b) depletion load NMOS (c) pseudo-nmos Goal: to reduce the number of devices over complementary MOS
Χαρακτηριστικές φορτίου (I-V) 1 urrent source I L (Normalized) 0.75 0.5 0.25 Pseudo-NMOS Depletion load Resistive load 0 0.0 1.0 2.0 3.0 4.0 5.0 V out (V)
Χαρακτηριστική μεταφοράς Pseudo- NMOS 3.0 2.5 2.0 W/L p = 4 V o u t [V] 1.5 1.0 W/L p = 2 0.5 W/L p = 0.5 W/L p = 0.25 W/L p = 1 0.0 0.0 0.5 1.0 1.5 2.0 2.5 V in [V]
Pseudo-NMOS πύλη NND GND
Βελτιστοποίηση M1 M2 Out Out PDN1 PDN2 V SS V SS Dual ascode Voltage Switch Logic (DVSL)
DVSL Example Out Out XOR-NXOR gate
DVSL Transient Response 2.5 V o l t a g e [V] 1.5 0.5,, -0.5 0 0.2 0.4 0.6 0.8 1.0 Time [ns]
Λογική Pass-Transistor I n p u t s Switch Network Out Out N transistors Μηδενική στατική κατανάλωση ενέργειας
Συμπληρωματική λογική pass transistor Pass-Transistor Network F (a) Inverse Pass-Transistor Network F F= F=+ F= Β (b) F = F = + F = Β ND/NND OR/NOR XOR/XNOR
Λογική μόνο με NMOS In x 0.5µm/0.25µm 1.5µm/ 0.25µm 0.5µm/ 0.25µm Out V o l t a g e [V] 3.0 2.0 1.0 Out x In 0.0 0 0.5 1 1.5 2 Time [ns]
NMOS-only Switch = 2.5 V = 2.5 V = 2.5 V = 2.5 V M 2 M n L M 1 V does not pull up to 2.5V, but 2.5V - V TN Threshold voltage loss causes static power consumption NMOS has higher threshold than PMOS (body effect)
Αποκατάσταση λογικού επιπέδου Level Restorer M r M 2 M n X Out M 1 Full swing Restorer adds capacitance, takes away pull down current at X Ratio problem
Restorer Sizing V o l t a g e [V] 3.0 2.0 1.0 W / L r =1.75/0.25 W / L r =1.50/0.25 W / L r =1.0/0.25 W / L r =1.25/0.25 Upper limit on restorer size Pass-transistor pull-down can have several transistors in stack 0.0 0 100 200 300 400 500 Time [ps]
Transmission Gate = 2.5 V = 2.5 V L = 0 V
Αντίσταση της πύλης διέλευσης 30 R n 2.5 V R n R e s i s t a n c e, o h m s 20 10 R p R n R p 2.5 V 0 V R p V out 0 0.0 1.0 2.0 V out, V
Πολυπλέκτης S S S VDD M2 S F M1 S GND In 1 S S In 2
Transmission Gate XOR M2 M1 F M3/M4
Transmission Gate Full dder P P i i P S Sum Generation P P P o arry Generation i i Setup i P Similar delays for sum and carry
Delay in Transmission Gate Networks 5 5 5 5 In V 1 V i-1 V i V i+1 V n-1 V n 0 0 0 0 (a) In R eq R V eq R 1 V eq R i V i+1 V eq n-1 V n m (b) R eq R eq R eq R eq R eq R eq In (c)
Delay Optimization
Τέλος Ενότητας