Logické integrované obvody

Transcript

1 Logické integrované obvody Logické hodnoty : logická nula a logická jednotka Kladná alebo záporná logika Základné logické členy : NOT, AND, OR a ich kombinácie Invertor - NOT Bipolárne a unipolárne logické obvody Bipolárna logika - DCTL, RTL, DTL, TTL, I 2 L, ECL Unipolárna logika MOS a CMOS Kombinačné a sekvenčné logické obvody

2 Hustota integrácie-počet prvkov na ploche čipu Malá hustota integrácie SSI (desať tranzistorov) Stredná hustota integrácie MSI Veľká hustota integrácie LSI Veľmi veľká hustota integrácie VLSI - (90-te roky) Extra veľká hustota integrácie ULSI (súčasnosť, milióny tranzistorov,väčšinou pamäte) Kritérium hodnotenia kvality log.obvodu: Súčin oneskorenie x spotreba, má byť čo najmenší

3 Logickým úrovniam odpovedajú väčšinou napäťové úrovne log 0 (LOW) U OL,U IL log 1 (HIGH) U OH,U IH LOW nižšia hodnota HIGH vyššia hodnota

4 Prevodová charakteristika U O = f(u I ) U O U OH Sklon -1 Invertujúci obvod Neurčitá oblasť U OL U IL U IH U I A Y

5 Amplitúda signálov v logických obvodoch Pracovné napätia-pracovná log0=u OL a log1=u OH U 1 0 Neurčitá oblasť U O U OH U OL U I 1 1 NM H Neurčitá oblasť NM L 0 0 U IH U IL Šumová odolnosť Noise Margin U OH - NM H =U IH U OL +NM L =U IL

6 U O U OH Šumová odolnosť Sklon -1 Neurčitá oblasť, hazard U OL NM L NM H U IL U IH U I U OL log0 U OH log1 U OH - NM H =U IH U OL +NM L =U IL

7 Vlastnosti ideálneho logického hradla 1. Riadi sa len logickou funkciou 2. Má pracovný rozsah logických úrovní.neurčitá oblasť má byť čo najužšia 3. Zabezpečenie (regenerácia) pracovných logických úrovní vo všetkých uzloch obvodu 4. Možnosť vetvenia výstupu aj vstupu 5. Nízka spotreba, jeden napájací zdroj 6. Log 0 = 0V, log1=u CC, zmena 0 na 1 pri polovičnej hodnote U CC a bez časového oneskorenia

8 U CC,U DD Input Vstup Log. hradlo Output Výstup U o U CC 0 U CC /2 U I

9 Prechodová analýza signálov- časy oneskorenia U i U OH T U OL U o 0 t PHL t PLH t U OH T 0,5U OH 0 U OL t

10 U i Reálny tvar a oneskorenie signálov U OH t r T t f U OL 0,9U OH 0,5U OH 0,1U OH t PHL t PLH t U o U OH T 0,5U OH t HL U OL t LH t

11 Použitie BJT vo funkcii spínača - invertor, NOT U I =U BE +U RB R C I C U BESAT =0,75V U BEOFF <0,5V U RC U I R B U RB I B U BE T U O U CC U CBsat -0,65V U CESAT 0,2V U U BESAT log1 U CESAT log 0 U BE O U U BEOFF log0 CC log1

12 Q? V bipolárnej logike: T je ON U O =U CESAT I C T je OFF U O U CC I CmAX =U CC /R C Q I B I BOFF U BEOFF U CESAT U CC U CE

13 Priamo viazaná tranzistorová logika DCTL (Direct-Coupled-Transistor-Logic) je najjednoduchším typom logiky, ktorý využíva tranzistory. Základným hradlom týchto obvodov je hradlo NOR +U CC Y IN OUT A B C Y

14 Obvod je tvorený niekoľkými tranzistormi s prepojenými a uzemnenými emitormi a spoločným kolektorovým odporom. Stačí, aby jeden z tranzistorov bol vybudený do saturácie a už napätie na výstupe klesne na jeho saturačné napätie, tj. na napätie okolo 0,2 V. Otvorenie eventuálnych ďalších tranzistorov nespôsobí už podstatnú zmenu výstupného napätia.

15 Hradlá sú v tomto systéme prepojené priamo. Preto napätie na výstupe tohto hradla v nevybudenom stave spravidla neprekročí úroveň 1 V (je obmedzené napätím na dióde báza-emitor nasledujúceho hradla).

16 Predpokladom pre správnu funkciu systému týchto hradiel je úplná zhoda charakteristik jednotlivých tranzistorov. Ináč tranzistor s nižším napätím bázaemitor spotrebuje väčšinu prúdu plynúceho z kolektorového odporu predchádzajúceho hradla a tranzistory s vyšším napätím báza-emitor zostanú nevybudené.

17 Tým vznikajú problémy v prepojovaní jednotlivých hradiel medzi sebou, pokiaľ systém nie je umiestnený na jednom čipe. Tento systém preto nedosiahol širšie uplatnenie v praxi; myšlienka sa však uplatnila v systéme logiky I 2 L..

18 Diódovo-tranzistorová logika DTL (Diode-Transistor-Logic) Systém diódová tranzistorová logika DTL (Diode-Transistor-Logic) je jedným z obvodov, ktoré sa pre špeciálne účely ešte vyrábajú. Základným hradlom tohoto systému je NAND a vzniklo v podstate kombináciou diódového obvodu AND s invertorom.

19 Typické oneskorenie signálu na jedno hradlo je 25 ns. Výroba v monolitickej forme je ľahká. Koncepcia systému poskytuje možnosť zaradiť miesto diódy D S Zenerovu diódu a tým získať systém s extrémne vysokou šumovou imunitou.

20 Vstupný odpor hradla je veľký, ak je vstup na úrovni logickej 1 a rovná sa prakticky R 1, ak je vstup na úrovni logickej 0. Výstupný odpor v stave logickej 1 je rovný kolektorovému odporu a v stave logickej nuly je veľmi malý. Hradlá sa dajú ľahko radiť za sebou.

21 Diódovo-tranzistorová logika DTL +U CC NAND V s t u p R T IN OUT A B Y

22 TTL logické integrované obvody TTL - Transistor Transistor Logic Vznikli technologickým vývojom po DTL logike V súčasnosti sú však nahradzované systémami STTL, MOS a CMOS, ktoré majú nižšiu spotrebu a porovnateľnú rýchlosť. Zachovala sa však definícia logických úrovní; pokiaľ má moderný logický systém rovnako definované napäťové úrovne logickej nuly a jednotky, nazýva se kompatibilný s TTL na logických úrovniach (logic level TTL compatible).

23 TTL logický obvod NAND IN OUT A B Y

24 +5V U CC 4kΩ 1,6kΩ R 1 R 2 130Ω R 4 TOTEM T 3 A Vstup B Viacemitorový tranzistor T 1 T 1 T 2 1kΩ R 3 D T 4 Y Výstup

25 R 1 A E-B B-C T 2 B T 1 Diódy reprezentujú priechody tranzistora log1 U CC log 0 vstup=spojenie so zemou,výstup U CESAT =0,2V

26 IN OUT A B Y V A Vstup B +5V 4kΩ 2,9V 2,1V 0,7V +5V U CC R 1 1,6kΩ R 2 T 1 1,4V T 2 BE OFF BC ON ON I IH =10µA 0,9V 0,7V 0,7V 1kΩ T1 inverzný režim R 3 130Ω OFF 0,7V T 3 R 4 T 4 Dióda OFF I OL ON U CESAT Y I IL Low Výstup 0,3V

27 IN OUT A B Y kΩ V A Vstup B +5V U CC R 1 1,6kΩ R 2 1V T 1 0 V T 2 BE ON BC OFF OFF I IL =-1,1mA 1kΩ T1 aktívny režim 4,4V R 3 130Ω ON 0 V T 3 T 4 R 4 Dióda ON I OH ES Y High výstup 3V OFF Zvodový prúd tečie I IH

28 Hodnoty napätí v uzloch závisia aj od zvodových prúdov kolektorových priechodov!! Hodnoty prúdov v TTL logike 7400 I OH(mAX) = 400 µa I IH(MAX) = 40 µa I OL(MAX) = 16 ma I IL(MAX) = 1,6 ma

29 TTL NAND prevodová charakteristika U O =f(u I ) U OHmin U O U OH 2,4V T 3(ON) T 4(OFF) T 3(ON) T 4(ON) U OLmax 0,4V T 4(ON) T 3(OFF) U OL 0 N ML N MH U i log 0=U OL U ILmax =0,8V U IHmin =2V log1=u OH

30 Zaťažovacia charakteristika V dynamickom režime, pri prechode log 0 do log 1 dochádza ku stavu, kedy sú otvorené tranzistory T 3 a T 4. Vtedy tečie maximálny prúd zo zdroja U CC Meriame prúdovú spotrebu. I CCMAX =(U CC -U CESAT3 -U D -U CESAT4 )/R 4

31 U O 3,6V I CC 0 30 až 50mA t I CCL I CCH 0 t

32 Invertory môžeme spájať do stupňov, pojem fan-out (logický zisk) Znamená vetvenie výstupu, koľko hradiel (ich vstupov) môžeme pripojiť na výstup budiaceho hradla. Logický zisk u TTL logiky =10 fan-in vetvenie nezávislých vstupov

33 Príklad vetvenia,budiaci stupeň je v stave LOW I IL Budiace hradlo I IL I OL 7400 I IL Logický zisk, Fan-Out Fan I (max) 16mA out( low) = OL = = 10 I IL (max) 1,6mA

34 Trojstavová TTL logika tretí stav(vysoká impedancia), umožňuje tak zvýšiť rýchlosť totem výstupu TTL hradla. Výstup hradla je v podstate od zbernice odpojený (pripojený ku zbernici cez veľkú impedanciu). Tento stav umožňuje rovnako ako hradlo s otvoreným kolektorom pripojenie výstupov hradiel do jedného bodu. Vytvára montážny súčin. Tretí stav - vysoká impedancia (MΩ)- tranzistory v totem výstupe sú zatvorené. A Y Enable (E)

35 +5V U CC 4kΩ 1,6kΩ R 1 R 2 130Ω R 4 TOTEM A je neaktívny A Vstup T 1 T 2 T 3 D T 4 Ako invertor Y Výstup Hi-Z log1 log0 E 1kΩ R 3

36 Disabled neaktívny A Y=Hi-Z 74LS125,126 Neinvertujúce hradlá A Y=A Enabled aktívny +5V A disabled Y Hi-Z K ďalším obvodom

37 Výpočet zisku pre TTL I 16mA Fan-out (LOW) = = = 10 I OLMAX I ILMAX 1,6mA 400 Fan-out (HIGH) = = = 10 I OHMAX IHMAX 40 µ µ A A

38 Oneskorenia signálu t phl a t plh zodpovedajú prechodom signálu z vysokej úrovne H na nízku úroveň L alebo späť. Oneskorenie je definované vzhľadom na rozhodovaciu úroveň 1,4V. Maximálna pracovná frekvencia F max = 1/t phl

39 Schottkyho S-TTL logika ( LS,ALS) - tranzistory sa nedostanú do stavu plnej saturácie, Schottkyho dióda má malé U P. Schottkyho dióda Schottkyho logika Tieto obvody sú rýchlejšie ako klasické TTL. Pre NPN tranzistor musí byť U CB >0,aby nebol v saturácii, pri U CB =0 je začiatok saturácie.

40 Desaturačná Schottkyho dióda Oneskorenie TTL Oneskorenie STTL

41 Emitorovo viazaná ECL Logika (Emiter Coupled Logic) Najrýchlešia bipolárna logika, tranzistory nepracujú v saturácii (ako TTL) a preto oneskorenie 1ns. NM je veľmi malá 250mV. Fan-outs je typicky 25. Spotreba 40mW na hradlo. Pracuje na princípe spínania prúdu, fixný prúd I E menší ako I Csat je prepínaný z jedného kolektora na druhý (prúdová logika). Základným obvodom je diferenciálny zosilňovač. Na výstupy sa pripájajú emitorové sledovače, zabezpečia korektnú logickú úroveň.

42 Celkový prúd tečúci v ECL logike je konštatný aj pri zmene logických stavov (TTL má prúdové špičky). Nevýhodou ECL logiky je neštandardná úroveň log0 a log1, záporné hodnoty a tým nekompabilita s inými logikami nízka šumová odolnosť Nutnosť dvoch napájacích zdrojov

43 U IN U O -1,7V (log 0) -0,8V (log1) U C1 =0V U C2 =-0,9V U C1 =-0,9V U C2 =0V T2 ON T1 ON 300Ω U C1 U C2 300Ω U in T1 T2 U BB =-1,3V Výstupné log. úrovne sú rôzne I E =3mA od vstupných úrovní. R E =1kΩ U C1 a U C2 sú vzájomne doplnkové. U EE =-5,2V

44 log0=-1,7v 300Ω U C1 U C2 300Ω log1=-0,8v ES U OUT2 = U in U in T1 T2 U BB =-1,3V ES U IN -1,7V (log 0) -0,8V (log1) I E =3mA U O R E =1kΩ U C1 =0V T2 ON U EE =-5,2V U C2 =-0,9V U C1 =-0,9V T1 ON U C2 =0V -2V 1,5kΩ U OUT1 =U in

45 Emitorový sledovač má dve funkcie: 1.od U C1 a U C2 sa pripočítava cca -0,8V, čím zabezpečuje korektné výstupné logické úrovne ECL 2.zároveň zabezpečuje veľmi malú výstupnú impedanciu, okolo 7Ω, čo umožňuje vyšší fan-out a rýchlejšie nabíjanie kapacitnej záťaže

46 ECL NOR/OR hradlo Emitor.sledovač A 300Ω B 300Ω U OUT1 =A+B U OUT2 =A+B U BB =-1,3V R E =1kΩ U EE =-5,2V U OUT1 1,5kΩ U OUT2-2V

47 Dvojvstupový člen, NOR/ OR v emitorovo viazanej logike

48 Integrovaná Injekčná Logika (I 2 L). Logika so združeným tranzistorom MTL (Merged-Transistor-Logic) Rozdiel medzi log1a log0 0,5 0,6 V, tj. U BE - U CEsat. Obvod NOR Viackolektorový tranzistor, injektor PNP Predchádzajúce hradlo Hradlo NOR Ďalšie hradlo

49 NMOS LOGIKA, CMOS LOGIKA Rovnako ako bipolárny tranzistor aj unipolárny tranzistor sa môže použiť ako invertor (realizuje logickú funkciu NOT) Ako zaťažovací odpor v kolektore budiaceho tranzistora sa využíva tiež unipolárny Tranzistor,( odpor v integrovanej forme zaberá veľa plochy). MOS alebo CMOS logika sa väčšinou používa ako tzv. dynamická logika. Rýchla - HCMOS logika

50 MOS invertor U DD (+5V) T D driver U DD R L R L záťaž C L R L časová konštanta R L U i G D S T D N-kanál U T >0 C L U o U o = R D R D U o U DD R D + R L

51 U DD Odpor je nahradený tranzistorom T L R L G D T L N-kanál U DD (+5V) S R D U o G D S T D N-kanál U T >0 C L U o

52 U i 0 U i +U DD T L v saturácii G G D S D S t NMOS invertor T L N-kanál T D N-kanál U T >0 C L U I log0 0V log1 +5V U o U DD (+5V) T L R ON = 100kΩ R ON = 100kΩ T D R OFF = Ω R ON = 1kΩ +5V U O +0,05 V

53 U o Prevodová charakteristika U o =U DD -U TL Dôležitý je R ON (katalóg) U OL 0 U i U I T L T D U O 0V R ON = R OFF = +5V 100kΩ Ω +5V R ON = R ON = +0,05V 100kΩ 1kΩ

54 Hodnota U OL závisí od pomeru odporov kanálov tranzistorov T L a T D R L a R D U o = R D U DD R D + R L Odpor kanála MOS tranzistora je úmerný pomeru: L w W je šírka kanála L je dĺžka kanála

55 Prierez MOSFETu G(Gate) S(Source) w D(Drain) N+ Kanál N+ L Si-P Substrát B (Bulk)

56 NMOS NAND hradlo A B D G S D G D G +5V T L T D T D Y=AB A NMOS NOR hradlo +5V D G S T L T D T D Y=A+B B

57 Parametre NMOS logiky Oneskorenie (NAND) 50 ns NM 1,5V Fan-out nie je limitovaný,vysoký vstupný odpor P D - Výkon, spotreba(invertor) priemerná 0,1mW Ak U i =+5V R ON(TL) =100kΩ, R ON(TD) =1k Ω, I D =5V/101kΩ=50µA, P D =5Vx50µA=0,25mW Ak U i = 0V R ON(TL) =100kΩ, R OFF(TD) =10 10 Ω, I D =0,05nA, P D =5Vx0,05nA=0,25nW

58 U i +U DD CMOS invertor P stat = 0 W!!! 0 0 OFF ON G t S D T L P-kanál U T <0 +U DD U o U DD V statickom režime je vždy jeden tranzistor OFF U i U DD OFF G ON D S T D N-kanál U T >0 U o C L 0 U i

59 CMOS invertor U o U DD U o = R D U DD R D + R L 0 U i U I T L T D U O 0V +5V R ON = 1kΩ R OFF = Ω R OFF = Ω R ON = 1kΩ +5V 0V

60 IN OUT A B Y A CMOS NAND hradlo +U DD S S G Pkanál G D D D G N-kanál S Y=AB B G D S N-kanál

61 IN OUT A B Y A B CMOS NOR hradlo +U DD S G D P-kanál S G D Y=A+B D G S D G S N-kanál

62 Parametre CMOS logiky 74HCT rýchla logika,kompatibilná so vstupmi TTL Oneskorenie (NAND) 8 ns pri U DD =5V NM 0,9V Fan-out 50 - je limitovaný kapacitou,čím viac je napájaných vstupov tým väčšie oneskorenie CMOS voľné vstupy nesmú ostať nezapojené, statický náboj

63 Príklad prepojenia TTL a CMOS logík: Napäťové porovnanie: TTL CMOS TTL výstup: V OL = 0,4V V OH, = 2,4V CMOS vstup: V IL = 1,5V V IH = 3,5V - nedá sa prepojiť (pripojiť R) Prúdové porovnanie: TTL výstup: I OL = 16mA I OH, = 0,4mA CMOS vstup: I IL = 10µA I IH = 10µA - dá sa prepojiť

64 Napäťové porovnanie: CMOS - TTL CMOS výstup: V OL = 0,05V V OH = 4,95V TTL vstup: V IL = 0,8V V IH = 2,0V -dá sa prepojiť Prúdové porovnanie: CMOS výstup: I OL = 0,5mA I OH = 0,5mA TTL vstup: I IL = 1,6mA I IH = 40µA -