MIKROELEKTRONSKA KOLA projektovanje, dizajn i karakteristike

Transcript

1 R.M. Ramović V. Arsoski Elektrotehnički fakultet Univerziteta u Beogradu MIKROELEKTRONSKA KOLA projektovanje, dizajn i karakteristike Beograd 2006.

2

3 Projektovanje mikroelektronskih kola 1. METODOLOGIJA PROJEKTOVANJA DIGITALNIH MIKRO- ELEKTRONSKIH INTEGRISANIH KOLA Na tržištu poluprovodničkih komponenti veoma je značajno da proizvođač čipova bude sposoban da u što kraćem vremenskom intervalu predje put od "ideje do prototipa" novog kola koje će biti jeftinije i pouzdanije od prethodnih. U tom cilju je razvijena čitava naučna disciplina "projektovanje mikroelektronskih integrisanih kola" Osnovne podele mikroelektronskih kola S obzirom na namenu, u odnosu na korisnika, mikroelektronska IC se mogu podeliti na: 1)Standardna mikroelektronska IC uključujući tu i mikroprocesore 2)Mikroelektronska IC po narudžbini Standardna mikroelektronska IC su realizovana bez uticaja krajnjeg korisnika, tako da on nema mogućnosti da menja karakteristike IC. IC po narudžbini su koncipirana tako da odgovaraju konkretnoj specifičnoj primeni tj. strogo definisanom krajnjem korisniku. IC po narudžbini se dele u tri grupe: 1)IC potpuno po narudžbini (FULL-CUSTOM integrisana kola) 2)IC sa standardnim ćelijama, ili celularna IC (STANDARD CELL CUSTOM integrisana kola, ili CELLULAR SEMICUSTOM integrisana kola) 3)IC s logičkim nizovima (GATE ARRAY integrisana kola) IC potpuno po narudžbini IC potpuno po narudžbini se prilagođavaju specifičnoj nameni već u fazi projektovanja, i fabrikuju se za tačno određenog naručioca. Korisnik specificira uslove koje kolo treba da ispuni, tako da ga može koristiti bez naknadnog prilagođavanja. Postupak proizvodnje i projektovanja se bitno ne razlikuje od postupka projektovanja i proizvodnje standardnih IC. Ovaj pristup je bolji od svih ostalih u pogledu osiguranja traženih elektronskih karakteristika mikroelektronskog IC. Najjači svetski proizvođači kompjuterske opreme i profesionalnih uređaja koriste ovakav pristup da bi se osigurao vrhunski kvalitet proizvoda IC sa standardnim ćelijama IC sa standardnim ćelijama (slika 1 i 2) karakteriše da se mikroelektronsko IC proizvodi prema specifikaciji krajnjeg korisnika. Međutim, proizvođač ima biblioteku standardnih elemenata, osnovnih logičkih IC, aritmetičkih IC ili složenih celina. 1

4 Metodologija projektovanja digitalnih mikroelektronskih integrisanih kola Te celine su komponente, odnosno ćelije celokupnog IC, pri čemu pojedine ćelije mogu same za sebe biti SSI,MSI, pa čak i LSI mikroelektronska IC (Slika 3). Proizvođač celularnog IC ne projektuje IC od početka (tj. od nivoa tranzistora), kao što je to slučaj kod FULL-CUSTOM prilaza, već se koriste ranije razvijene i testirane ćelije različitih kompletnosti. Slika 1.1. Osnovni izgled standardnih ćelija Slika 1.2. Topologija čipa sa standardnim ćelijama Slika 1.3. D flip-flop realizovan standardnim ćelijama 2

5 Projektovanje mikroelektronskih kola Standardne ćelije iz biblioteke predstavljaju digitalni logički sklop kome su određene : a) funkcija b) topologija Danas postoji pet različitih grupa standardnih ćelija: 1. Logičke ćelije, kao što su: - invertori - 2,3,4-oro ulazna Ni, NILLI, I,ILI,EX-ILI - PLA Memorijske ćelije, kao što su: - D flip flopovi (slika 3) - J-K flip flopovi - R-S flip flopovi 3. Ulazno izlazne ćelije, kao što su: - izlazne ćelije sa 3 stanja - Šmitovo okidno kolo 4. Analogne ćelije, kao što su: - operacioni pojačavači - komparatori - A/D i D/A pretvarači - izvori referentnog napona 5. Makro ćelije, kao što su: - registri - pomerački registri - multiplekseri Slika 1.4. Topološki dijagram čipa sa makroćelijama 3

6 Metodologija projektovanja digitalnih mikroelektronskih integrisanih kola Na sl.4 se daje prikaz dijagrama makroćelijskog čipa. Treba podvući da pristup projektovanju integrisanih IC pomoću standardnih ćelija nema nijednu predprocesiranu masku. Ovim se omogućava da se prilikom povezivanja standardnih ćelija koriste različite širine kanala (sl.5) čime se poboljšava iskorišćenost silicijumske pločice. Slika 1.5. Topologija čipa sa standardnim ćelijama Integrisana kola sa logičkim nizovima FULL-CUSTOM integrisana kola i SEMICUSTOM integrisana kola su ekonomski prihvatljiva tek kod velikih serija istih IC (obično oko IC).Međutim, najčešće se dešava (posebno u profesionalnoj elektronici) da su serije manje od tj. obično oko par hiljada IC. Ovaj problem se rešava sa IC s logičkim nizovima (GATE ARRAY, u daljem tekstu GA). GA je danas jedan od najpopularnijih realizacija SEMICUSTOM kola, jer se sastoji od određenog broja fiksiranih, nepovezanih logičkih ćelija koje se nalaze na silicijumskom supstratu. Svaka ćelija sadrži komponente koje su neophodne za ostvarivanje osnovnih logičkih funkcija (NI i NILI). Logičke ćelije se nalaze na pravouganoj matrici i okružene su tzv. perifernim ćelijama i kontaktnim pedovima (slika 6), čime se ostvaruje konfiguracija kojom se može realizovati veliki broj željenih funkcija. 4

7 Projektovanje mikroelektronskih kola a) ćelije grupisane po blokovima b) ćelije grupisane u redovima c) "more ćelija" Slika 1.6. Arhitektura konvencionog Gate Arrya: Oko 90% procesiranja se obavi pre bilo kakve spoljašnje intervencije bez obzira na krajnju primenu kola. Takvo procesiranje sadrži definisanje svih tranzistora, otpornika, kondenzatora i dioda, kao i pozicioniranje bilo kojeg izolatorskog sloja na celoj pločici. Procesiranje se završava postavljanjem provodnog metalnog sloja (metalizacija) preko cele površine pločice. Jedini zadatak korisnika je da zajedno sa proizvođačem specificira spojne staze između ćelija čime se razlikuje željena funkcija (slika7). 5

8 Metodologija projektovanja digitalnih mikroelektronskih integrisanih kola Slika 1.7. Primer ostvarivanja međuveza Obično se dizajniranje vrši pomoću editora šema, a verifikacija logičkim simulatorom, što ustvari znači da se obavlja automatsko razmeštanje provodnih staza. Velika prednost i vrednost ovog uređaja je to što kupac ne mora detaljno poznavati stvarnu sadržinu logičkih ćelija i njenih elemenata, već samo traba imati pregled makroćelija koje se mogu ostvariti na određenom tipu GA Izbor tehnologije izrade mikroelektronskog sklopa Na slici 9 se daje moguć releventni skup kriterijuma i zahteva koji se postavljaju pri izboru tehnologije izrade nekog funkcionalnog IC ili dela elektronskog IC. Za potrebe višekriterijumske analize smatra se potrebnim vrednovanje inherentne mogućnosti svakog od tehnoloških pristupa po predloženim kriterijumima, a smatra se potrebnim i vrednovanje metoda koje omogućuju simultanu obradu većeg skupa raznorodnih kriterijuma i ekspertno odlučivanje na bazi ponderacije važnosti alternativnih pristupa izgradnje IC/uređaja. Primera radi na slici 8 se daje vrednovanje inherentnih mogućnoisti svakog od navedenih tehnoloških postupaka ocenama od 1 10, s tim da veća ocena označava i veće mogućnosti realizacije zahteva po datom kriterijumu Metodologija dizajniranja mikroelektronskih integrisanih kola Kao što se može videti sa slike 10, opšti proces dizajniranja integrisanih kola sadrži skup aktivnosti koje je potrebno izvesti pri dizajniranju mikroelektronskog integrisanog kola. 6

9 Projektovanje mikroelektronskih kola Ove aktivnosti mogu se izdeliti u tri glavna koraka: 1)dizajn sistema 2)logičko dizajniranje 3)Lay-out dizajn Tehnologija gradnje el. Relativni sklopova/uređaja Kriterijumi-zahtevi Standard. el. komponente na štampanoj ploči SMD Hibrid Semicustom design IC Custom design IC El. performanse Pouzdanost i drugi elementi ITOb-a Otpornost na specifične uticaje i dejstva Minijaturizacija po zapremini i težini Potrošnja Kompletnost rešenja Tajnost rešenja Vreme razvoja Cena po jedinici složenosti za srednje serije Cena po jedinici složenosti za male serije Cena po jedinici složenosti za velike serije Tehnološka perspektivnost Mogućnosti domaće industrije Težinski koeficijen Slika 1.8. Vrednovanje tehnologije gradnje 7

10 Metodologija projektovanja digitalnih mikroelektronskih integrisanih kola Sistemski zahtevi El. performanse Pouzdanost i drugi zahtevi ITOb-a Otpornost na specifične uticaje i dejstva Minijaturizacija Potrošnja Kompletnost rešenja Tajnost rešenja Vreme razvoja Cena po jedinici složenosti Tehnološka perspektivnost Mogućnosti domaće industrije Stand. el. kompon na štampanoj ploči SMD Tehnologija gradnje el. sklopa/uređaja Hibrid Gate array Full custom IC Izabrana tehnologija gradnje el. sklopa/uređaja Slika 1.9. Matrica odluka za izbor tehnologije gradnje el.sklopa/uređaja 8

11 Projektovanje mikroelektronskih kola Specifikacija Dizajn sistema Dizajn arhitekture Verifikac. Arhitekt. Blok dijagram Logičko dizajniranje Konstrukcija log. Log. verifikacija Testiranje Logički dijagram Dizajniranje topologije Konstruisanje čipa (razmeštanje, povezivanje) Analiza topologije Topološki dijagram Vremena kašnjenja Generisanje podataka za proizvodnju Podaci testiranja Podaci za proizvodnju maski Test program Slika Dijagram standardnog procesa i dizajniranje integrisanih kola Dizjniranje sistema obuhvata sistemsku analizu zahteva naručioca, razvijanje na podsistemu i njihovo funkcionalno povezivanje. To omogućava logičko projektovanje sistezu digitalnih integrisanih kola. Ovim se dobija logička šema digitalnog kola. Ona je sastavljhena od niza međusobno povezanih operatera koji se usvajaju kao topološke celine, i s obzirom da se pojavljuju iz kola u kolo, obično su predprojektovani ( slika 11). Provera da li će dato kolo stvarno obaviti logičku funkciju koja se zahteva, obavlja se putem logičke simulacije. Rezultati logičke simulacije su tabele logičkih stanja u pojedinim čvorovima kola, informacije o aktivnostima ćelije, opterećenost ćelija, itd. Sledeći korak je određivanje prostornog rasporeda ćelija u okviru čipa, raspored veza među njima i generisanje podataka o maski za celo kolo (ovo se obično radi na osnovu podataka o maskama, za pojedine ćelije). Dizajn sistema i logički dizajn se često nazivaju jednim imenom "Funkcionalnim dizajn", dok se za dizajniranje KOLA, tj. Lay-out dizajn koristi naziv "fizički dizajn". 9

12 Metodologija projektovanja digitalnih mikroelektronskih integrisanih kola Slika D flip-flop, primer makropovezivanja 10

13 Projektovanje mikroelektronskih kola 2. DIGITALNA INTEGRISANA MOS KOLA Većina savremenih digitalnih integrisanih kola napravljena je korišćenjem MOS tranzistora. MOS tehnologija je osnova za mnoga LSI kola, digitalne memorije i mikroprocesore. Prednosti MOS tehnologije u odnosu na bipolarnu tehnologiju su višestruke. Najvažnija prednost je veća gustina pakovanja na ploči, dakle viši nivo integracije. Razlog za to je što su MOS tranzistori znatno manjih dimenzija od bipolarnih konponenti i što daju mogućnost izrade osnovnih logičkih kola sa manje upotrebljenih tranzistora. Sledeća prednost ogleda se u tome što je proces izrade znatno jednostavniji i daje manje škarta, i na kraju u MOS tehnologiji moguće je proizvesti dinamička digitalna kola. Osnovne MOS komponente sa primenom u digitalnim kolima su NMOS sa polisilicijumskim gejtom i CMOS tranzistor. CMOS predstavlja konplementarnu strukturu koja se sastoji od NMOS i PMOS tranzistora. Zato je proces izrade CMOS-a nešto složeniji. Osnovna prednost ove konponente je ušteda energije jer kolo troši snagu samo pri prelazu sa jednog na drugi logički nivo, te je stoga njegova prosečna potrošnja dosta manja nego kod NMOS-a. Konparativne prednosti i nedostaci jedne nad drugom familijom digitalnih integrisanih MOS kola će biti izloženi pri kraju izlaganja u ovoj glavi pod posebnim nasovom i složene tabelarno. U ovoj glavi neće biti obrađivane statičke i dinamičke karakteristike osnovnih konponenti jer se od čitaoca očekuje da se sa njima upoznao u ranijim kursevima. Ako to nije učinio preporučuje se da to pre čitanja ove materije obavezno uradi radi lakšeg razumevanja teksta koji će biti ovde iznešen. Takođe će biti govora i o načinu i metodologiji izrade maski za izradu digitalnih integrisanih MOS kola Opšte karakteristike logičkih kola Pod logičkim kolima ili elementarnim kombinacionim kolima prvobitno su smatrani I, ILI i NE kola. Razvojem nauke i tehnike, danas se u ta kola ubrajaju i logičke operacije NE, NI i NILI. Najznačajniji aktivni element svakog logičkog kola je tranzistor koji je najčešće u spoju sa zajedničkim emitorom, odnosno sorsom i obavlja funkciju invertora i zato su I i ILI logička kola većinom izvedena kola. Osnovne karakteristike logičkih kola su: Direktivnost (i izolacija) Logička stanja Prenosna karakterisitka Logička amplituda i prelazna oblast Margina smetnji (i neosetljivost na smetnje) Logički kapacitet Disipacija Karakteristike prelaznih stanja (i vremensko kašnjenje) Proizvod potrošnje i kašnjenja 33

14 Digitalna integrisana MOS kola Direktivnost i izolacija Svako logičko kolo mora da prenese signale u jednoznačno definisanom smeru, od pobudnog kola do opterećenja. Pri tome ne sme postojati neželjena povratna sprega posledice na uzrok (izlaza na ulaz) Logička stanja U binarnoj logici, logička stanja su stanja logičke nule V(0) odnosno niski nivo V l i stanje logičke jedinice V(1) ili visoki nivo V H. Viši potencijal u pozitivnoj logici odgovara stanju logičke jedinice, a u negativnoj je obrnuto. Postoje i višeznačna logička kola koja imaju više od dva logička nivoa. Ternarna kola imaju tri logička nivoa. Uobičajeno je da ta kola imaju simetrično napajanje tako da negativni napon odgovara niskom, pozitivni visokom, a nula (oko nule) srednjem nivou Prenosna karakterisitka Karakteristika kvantizacije predstavlja osobinu logičkih kola da nivoi logičke nule i jedinice ne samo da moraju biti različiti, već moraju imati utvrdjene referentne vrednosti. To se koristi radi povezivanja logičkih kola u složeniju mrežu. Slika 2.1. Invertujuća (a) i neinvertujuća (b) prenosna karakteristika Naponska prenosna karakteristika koja pokazuje zavisnost izlaznog od ulaznog napona tj. V 0 =f(vi) je veoma značajna i ona može biti invertujuća (sl.2.1.a) ili neinvertujuća (sl.2.1.b). NE, NI i NILI logička kola imaju invetrujuću, a I i ILI kola neinvertujuću prenosnu karakteristiku Logička amplituda i prelazna oblast Prenosna karakteristika služi za kvalitativnu i kvantitativnu analizu kola. Radne tačke kola u oba binarna stanja (tačke konvergencije) nalaze se u preseku prave jediničnog pojačanja i prenosne karakteristike u oblastima gde je dinamičko pojačanje jednako nuli ili veoma malo. 12

15 Projektovanje mikroelektronskih kola Slika 2.2. Određivanje statičkih parametara Logička amplituda jednaka je razlici naponskih nivoa između dva susedna statička stanja. Za binarna kola: ΔV 0M = V 0H V 0L (2.1) Razlika napona je širina prelazne oblasti: ΔV I = V IB V IA (2.2) Što je dinamičko pojačanje A V u prelaznoj oblasti veće, širina prelazne oblasti je manja. Kolo bi imalo idealnu prenosnu karakteristiku za A V. Onda bi širina prelazne oblasti bila jednaka nuli, tj. ΔV I 0. Prelazna oblast se često naziva zabranjena zona, jer se u tom području ne sme naći statička radna tačka. Ako je ulazni nivo izmedju tačaka A i B, tj. V IA <V I <V IB, na izlazu će se dobiti nedefinisano logičko stanje tj. V 0L <V 0 <V 0H. Slika 3. Oblasti logičkih stanja i garantovane margine smetnji Oblast izmedju tačaka P 0 i A je oblast logičke nule na ulazu, a izmedju tačaka B i P 1 je oblast logičke jedinice na ulazu. Dakle, maksimalni napon logičke nule na ulazu je: V IL max = V IA, (2.3) a minimalni napon logičke jedinice: V IHmin = V IB. (2.4) 13

16 Digitalna integrisana MOS kola Margina smetnji i neosetljivost na smetnje Osetljivost logičkog kola na šumove i smetnje objašnjava se preko margina smetnji i neosetljivosti na smetnje. Oni se javljaju u samom kolu ili preko drugih kola i izvora. Slika 2.4. Odredjivanje margina i neosetljivost na smetnje Margina smetnji predstavlja maksimalnu amplitudu smetnji na ulazu logičkog kola koja neće pomeriti radnu tačku iz statičkih stanja u prelaznu oblast. Dva statička stanja rezultiraju postojanjem margina smetnji za nizak: V NML = V IA -V IL = V IA -V 0L (2.5) i margina smetnji za visok nivo (sl.2.4): V NMH = V IH -V IB -= V 0H -V IB (2.6) Margina smetnji kola se definiše kao minimalna vrednost margina za nizak i visok nivo tj. V NM = min{v NML, V NMH }. (2.7) Logički kapacitet Logički kapacitet kola je odredjen brojem ulaznih i izlaznih priključaka. Broj ulaza kod integrisanih kola je odredjen samom izradom kola i ne može se menjati. Zbog toga se pod logičkim kapacitetom kola podrazumeva broj istih takvih logičkih kola koje to kolo može da pobudjuje. Tako definisan logički kapacitet naziva se opteretni faktor ili faktor grananja Nu I0 H I IH (2.8) 1 Nl I0 L I IL (2.9) 1 gde su sa N u i N l, respektivno, označeni opteretni faktori za visok i nizak nivo. Izjednačavanjem prethodnih formula, dobija se: IOH N H = (2.10) I IH IOL N L = (2.11) I IL 14

17 Projektovanje mikroelektronskih kola Uglavnom je N L N H pa se za opteretni faktor kola uzima: N = min{n L, N H }. (2.12) Disipacija Za odredjivanje disipacije najbitnija je zavisnost struje iz izvora napajanja od ulaznog napona, tj. I cc = f(v i ). Razlikuje se statička i dinamička disipacija. Statička disipacija je jednaka proizvodu napona napajanja i struje iz izvora napajanja u statičkim stanjima. Statička disipacija snage je određena sa: ICCL + ICCH PDS = VCC (2.13) 2 Dinamička disipacija snage se javlja za vreme prelaznog režima, tj. pri prelasku iz jednog u drugo logičko stanje. Vezana je za prelaznu oblast prenosne karakteristike. Tada su svi, ili skoro svi tranzistori logičkog kola provodni i u aktivnoj oblasti, pa je struja iz izvora napajanja najveća. Dinamička disipacija se izračunava kao srednja vrednost u toku jednog ciklusa, tj. T 1 P DD= v0i0dt. (2.14) T Karakteristike prelaznih stanja Prelazna stanja se definišu preko vremena uspostavljanja prednje i zadnje ivice signala na izlazu i vremenom zasićenja i kašnjenja. Vremena uspostavljanja prednje i zadnje ivice predstavljaju vremenske intervale za koje se signal promeni od 10% do 90% amplitude (nominalne vrednosti promene) i obrnuto. Slika 2.5. Prelazna stanja Obzirom da postoje različita kašnjenja u prelaznom režimu tranzistora, kao što su zasićenje ili kašnjenje početka provodjenja, vremena uspostavljanja prednje i zadnje ivice ne samo da su različita, već im se početak ne poklapa s početkom odgovarajuće promene 15

18 Digitalna integrisana MOS kola pobude. Zbog toga se uvodi pojam logičkog ili propagacionog kašnjenja t p. Ono se definiše kao srednja vrednost kašnjenja prednje i zadnje ivice signala na izlazu tj. 1 t p = ( t phl + t plh ), (2.15) 2 gde su t phl i t plh respektivno vremena kašnjenja prednje i zadnje ivice koja se računaju od trenutka kada pobuda dostigne 50% do trenutka kada izlazni signal dostigne 50% svoje nominalne vrednosti Proizvod potrošnja - kašnjenje Pri projektovanju logičkih kola veoma je važno da potrošnja i vreme kašnjenja budu što manji. Ova dva zahteva su najčešće protivrečna. Kod bipolarnih logičkih kola, na primer, potrošnja se smanjuje povećanjem otpornosti što smanjuje struje u statičkim stanjima. To povećava logičko kašnjenje, jer se manjim strujama parazitne kapacitivnosti sporije pune i prazne. Zato se kao pogodan parametar koristi proizvod snaga disipacije i logičkog kašnjenja PDP P D t p [pj] (2.16) 2.2. Opšte karakteristike MOS digitalnih logičkih kola Cena koštanja integrisanog kola proporcionalna je površina čipa, tako da projektanti pokušavaju da smanje površ potrebnu za svaki element kola. MOS tranzistori postižu najmanje dimenzije kada se dimenzije kanala L i W svedu na minimum koji se može ostvariti određenom tehnologijom. Potrošnja kola treba da bude minimizovana. Uobičajena disipacija čipa koja ne dovodi do promene temperature kućišta iznad sobne temperature je između 0,5 i 2 W. Pošto se u LSI tehnologiji na čipu nalazi oko i više komponenti, prosečna disipacija po kolu ne bi smela da pređe 100 μw. Potrošnja kola može se smanjiti smanjenjem radnog napona i obično se za komercijalne i industrijske aplikacije koristi napon od 5 V.Digitalna MOS kola, u zavisnosti da li je potreban periodični signal takta za obavqanje kombinacionalne logičke funkcije, dele se na statička i dinamička. Statička kola ne zahtevaju signal takta u kombinacionim mrežama, a u sekvencijalnim je on primenjen na normalna logička kola, dok dinamička traže signaltakta i u kombinacionim mrežama, a u sekvencijalnim takt se dovodi na transmisiona ili prenosna kola NMOS invertori Osnovno kolo invertora u MOS tehnologiji je invertor sa NMOS tranzistorom koji je prikazan na sl.2.6. Ovo kolo se ne koristi u praksi, ali predstavlja osnovo za izradu praktičnih invertorskih MOS kola u integrisanoj tehnici. Statička analiza kola: kada je ulazni napon manji od napona praga V t napona na izlazu biće V DD, što je u ovom slučaju i V OH. 16

19 Projektovanje mikroelektronskih kola Kada je V u =V OH na izlazu se dobija V OL koje se može iskazati relacijom: VDD V OL 1+ krd( VDD VT ) (2.17) Kritične tačke V IL i V IH određene su kao apscise prelomnih tačaka u kojima je izvod karakteristike prenosa jednak 1. Sledei da je: VIL = 1 + VT VT, (2.18) krd a V IH se dobija kao jedno od rešenja kvadratne jednačine 3 2 krd ( VDD VT ) ( VIH VT ) 2V DD = 0 (2.19) 4 Ovakva realizacija invertora nije pogodna za izradu u integrisanoj tehnici zbog otpornika Rd koji zauzima veliku površinu pločice i onemogućuje visok nivo integracije. Slika 2.6. NMOS invertor Slika 2.7. NMOS invertor sa zasićenim aktivnim opterećenjem Invertor sa MOS tranzistorom sa indukovanim kanalom NMOS tranzistor sa indukovanim kanalom se ponaša kao otpornik velike vrednosti ako radi u režimu zasićenja. Stoga se opteretni otpornik Rd menja ovakvim tranzistorom i dobijamo invertor sa zasićenim aktivnim opterećenjem koji je dat na sl.2.7. Osnovne karakteristike tranzistora M 2 koji treba da ude ekvivalentan otporniku Rd određuju se na sledeći način. Struja kroz Rd je: pri čemu treba da važi: I V V DD OL Rd =, (2.20) Rd k2 2 I Rd = I D2 = ( VGS 2 VT 2 ) = I D1, (2.21) 2 odakle se dobija potrebni odnos 17

20 Digitalna integrisana MOS kola k k 1 2 ( W / L) = ( W / L) 1 2 = K R, (2.22) gde je K R geometrijski faktor invertora. Tlocrt ovog kola dat je na sl Statička analiza kola: kada je M 1 zakočen, M 2 je na granici provođenja a na izlazu je V OH = V V (2.23) DD T 2 kada je V u > V T1 oba tranzistora rade u zasićenju, a napon V i počinje da opada; V IL = V T1 (2.24) dalje povećanje napona V u dovodi M 1 u linearni režim a M 2 ostaje u zasićenju, pri čemu se proračunom dobija: 2( V V ) V + V DD T 2 IH = T1. (2.25) 3K R + 1 Za V u =V OH režimi rada tranzistora ostaju isti a V OL se dobija rešavanjem sledeće jednačine : K 2 2 [ ( V V V ) V V ] = ( V V V R 2 DD T 2 T1 OL OL DD OL T 2 ). (2.26) Uobičajena vrednost za V OL ne prelazi 5% napona napajanja. Na sl.2.8 data je prenosna karakteristika ovog kola, za različite vrenosti geometrijskog faktora. Bolji rezultati postižu se većim vrednostima K R, što traži veću zauzetost površine čipa. Slika 2.8. Prenosna karakteristika NMOS invertora sa zasićenim aktivnim opterećenjem Dinamičke karakteristike: Dinamičke karakteristike MOS tranzistora uglavnom zavise od parazitnih kapacitivnosti. Tako se za proučavanje dinamičkih karakteristika MOS invertora sa indukovanim kanalom može koristiti model prikazan na sl

21 Projektovanje mikroelektronskih kola (a) (b) Slika 2.9. Parazitne kapacitivnost kod NMOS invertora: (a) kompletni model, (b) aproksimativni model Kod ovog modela sve kapacitivnosti se svode na ekvivalentnu kapacitivnost koja predstavlja pojednostavljenje za dalji proračun i data je relacijom C ( + C, (2.27) T = K eq Cdb 1 + Csb2 ) + C gd1 + C gs2 gde je C p opterećenje sledećeg stepena. Proračun daje sledeće relacije za vremena kašnjenja rastuće i opadajuće ivice: t t plh C = C T [( V + V ) / 2 V ] OH I OL LH OL [ V ( V + V ) / 2] p, (2.28) T OH OH OL phl =, (2.29) I HL pri čemu ako se pretpostavi V OL =0 vreme kašnjenja rastuće ivice se svodi na t plh 0.8* CT, (2.30) k ( V V ) 2 DD T a kako je obično t plh >> t phl vreme propagacije je približno jednako polovini vremena t plh odnosno: 0.4 * CT t p = (2.31) k2 ( VDD VT ) Zbog velikog vremena propagacije, zasićeni NMOS tranzistor sa indukovanim kanalom se ne koristi kao aktivno opterećenje u proizvodnji invertora i logičkih kola niskog i srednjeg stepena integracije. Disipacija postoji samo kada je izlaz kola na nivou logičke nule, pa je prosečna disipacija: P 0.5* k V (2.32) D 2 2 ( VDD VT ) DD 19

22 Digitalna integrisana MOS kola Invertor sa nezasićenim aktivnim opterećenjem Osnovni nedostatak kola sa zasićenim aktivnim opterećenjem je smanjeni napon logičke jedinice V OH. Povećanje napona V OH može se postići vezivanjem gejta tranzistora M 2 na pomoćni napon V GG koji treba da zadovolji uslov: V GG >V DD + V T2. Uz ovaj uslov tranzistor M 2 stalno radi u linearnom režimu. Glavna poboljšanja su povećana logička amplituda i povećana strmina u prelaznoj zoni zbog povećane struje opteretnog tranzistora. Međutim šema sa sl.2.10 ima i nedostatke. Pre svega potrebna su dva izvora za napajanje, što povećava potrebnu površinu kola. Takođe potrebna vrednost geometrijskog faktora K R je veća za iste radne uslove nego kod invertora sa zasićenim opterećenjem. Zbog ovih nedostataka ova realizacija se retko koristi u izradi NMOS integrisanih kola. Slika Invertor sa nezasićenim aktivnim opterećenjem Slika Invertor sa NMOS tranzistorom sa ugrađenim kanalom Invertor sa MOS tranzistorom sa ugrđenim kanalom Dodavanjem relativno jeftinog procesa implantacije sa specijalnom maskom dobijamo tranzistor sa ugrđenim kanalom koji je postao osnova za moderne mikroprocesore, mikroprocesorske periferne jedinice i statičke NMOS memorije. Invertor koji kao aktivno opterećenje koristi ovakav tranzistor prikazan je na sl U idealnom slučaju opteretni tranzistor M 2 ponaša se kao idealni izvor konstantne struje. Međutim, u praktičnoj primeni to je neizvodljivo usled toga što M 2, kada je V i V DD V T, ne radi u zasićenju već u linearnom režimu, i drugo što usled efekta podloge dolazi do promene napona praga V T2 i time do promenljivosti struje tranzistora. I pored ovog nedostatka ponašanje ovako realizovanog invertora je bolje nego u prethodnim realizacijama. Statičke karakteristike: Kada je Vu nisko M 1 je zakočen a M 2 radi u zasićenju sa malom strujom,stoga je na izlazu visok nivo tj.v OH =V DD. Kada V u postane veće od V T1, M 1 će početi da radi u zasićenju a M 2 u linearnom režimu i proračunom se može dobiti V IL. 20

23 Projektovanje mikroelektronskih kola Kada je V u =V OH, M 1 radi u linearnom režimu, a M 2 u zasićenju; proračunom se tada može dobiti V OL iz relacije: 2 k2 2 [ ( V V ) V V ] V k 1 2 OH T1 OL OL = T 2 (2.33) 2 u ovom režimu rada se takođe može proračunati i V IH. U ovom slučaju margine šuma su veće nego u prethodnim realizacijama što omogućava izradu komponenti sa manjim K R, u ovom slučaju je 4. Dinamičke karakteristike: Ovo kolo ima nešto bolje dinamičke karakteristike od prethodnih zahvaljujući manjim parazitnim kapacitivnostima (posledica manjih dimenzija). Na sl.2.12 dat je poprečni presek NMOS invertora sa tranzistorom sa ugrađenim kanalom. Slika Poprečni presek NMOS invertora sa tranzistorom sa ugrađenim kanalom 2.4. NMOS logička kola Sva moderna integrisana NMOS kola formiraju se od osnovnog invertorskog kola prikazanog na slici 2.6, dodavanjem novih tranzistora. Na sl.2.13 i 2.14 prikazan je šematski dizajn NILI odnosno NI kola. Slika NILI kolo sa 3 ulaza u NMOS tehnologiji Slika Ni kolo sa 2 ulaza u NMOS tehnologiji 21

24 Digitalna integrisana MOS kola NILI kolo dobijeno je paralelnim dodavanjem željenog broja invertujućih tranzistora postojećem prototipu invertora. Potrebno je da svaki invertujući tranzistor ima iste karakteristike, tj. isti odnos dimenzija W/L zato što izlaz mora dostići novi V OL kada je samo jedan od ulaza na visokom nivou. To znači da je V OL još niže kada je aktivno više ulaza. Slika Tlocrt NMOS invertora (a) (b) Slika (a) Tro-ulazno NILI kolo, (b) Dvo-ulazno NI kolo Pri proračunu dinamičkih karakteristika parazitne kapacitivnosti svih invertujućih tranzistora ulaze u ekvivalentnu kapacitivnost kola što daje nešto lošije karakteristike nego običan invertor. Tlocrt ovog kola dat je na slici 2.16 (a). Funkcija kola može se iskazati relacijom: Y = A* B * C = A + B + C (2.34) NI kolo dobijeno je rednim dodavanjem željenog broja invertujućih tranzistora postojećem osnovnom invertoru. Ako pretpostavimo da je dužina tranzistora L fiksna, tada širina W mora 22

25 Projektovanje mikroelektronskih kola biti N puta veća od širine invertujućeg tranzistora običnog invertorskog kola, gde je N broj ulaza NI kola.to je zbog činjenice da izlaz mora dostići željeni nivo V OL kada su svi ulazi na logičkoj jedinici. Odavde izvodimo zaključak da zbog povećanja potrebne površine kola, dodavanjem više ulaza, NI kola sa više od 2 ulaza postaju ne ekonomična u NMOS tehnologiji. Funkcija ovog kola može se iskazati relacijom: Y = A + B = A* B (2.35) Tlocrt kola dat je na slici 2.16(b). Iz izloženog se može zaključiti da su NMOS logička kola najjednostavnije strukture i kao takva su vrlo pogodna za izradu u LSI i VLSI tehnologiji. Zbog malih radnih struja njihove dinamičke karakteristike su loše ako su parazitne kapacitivnosti velike Stoga se ova kola ne rade u tehnologijama nižeg nivoa integracije CMOS invertor Po svojim statičkim karakteristikama CMOS invertor prikazan na sl.2.17 je superioran u odnosu na NMOS invertor. Međutim, cena koju treba platiti za ova poboljšanja su složeniji proces izrade i veća (potrebna) površina kola. Statičke karakteristike: Kada je na ulazu nizak nivo, tranzistor M 1 zakočen dok M 2 vodi sa malom strujom. Napon na izlazu je praktično jednak napona napajanja V DD tj. V OH =V DD. Kada napon na ulazu dostigne vrednost V T1 M 1 počinje da vodi u zasićenju, a M 2 u linearnom režimu. Izjednačavanjem struja tranzistora M 1 i M 2 proračunom se dolazi do izraza za V IL : 2V i VDD V T 2 + K RVT 1 VIL = (2.36) 1+ K R U slučaju uparenih tranzistora, za koje važi V T1 = V T2, izraz za V IL se uprošćava : 2V i VDD VIL = (2.37) 2 dok je rešenje za apscisu prelomne tačke na karakteristici prenosa: 1 V IL = (3V DD + 2V T ) (2.38) 8 Dalje povećanje ulaznog napona dovodi oba tranzistora u režim zasićenja. U slučaju uparenih tranzistora toj prelomnoj tački odgovaraće ulazni napon od V DD /2. Kada ulazni napon dostigne vrednost V IH, tranzistor M 1 radiće u linearnom, a M 2 u režimu zasićenja. Izjednačavanjem struja tranzistora i proračunom dobija se izraz za V IH : VDD VT 2 + K R ( VT 1 + 2V i ) VIH =, (2.39) 1+ K R odnosno u slučaju uparenih tranzistora 2 i V DD + V VIH = (2.40) 2 Za apscisu prelomne tačke na karakteristici prenosa dobija se: 23

26 Digitalna integrisana MOS kola 1 VIH = (5V DD 2V T ) (2.41) 8 Na kraju, kada je V u blisko naponu napajanja M 2 ne vodi a M 1 vodi sa malom strujom. Tada je na izlazu nivo logičke nule V OL = 0V. Pošto je u oba logička stanja jedan od tranzistora zakočen, statička disipacija kola je mala (reda nekoliko nw). I pored izuzetno male statičke radne struje CMOS invertor ima značajan izlazni strujni kapacitet jer tranzistor koji vodi može da primi ili preda znatnu struju opterećenju na izlazu. Slika 2.12: CMOS invertor Dinamičke karakteristike: CMOS invertor ima nešto veće parazitne kapacitivnosti nego NMOS invertor zbog toga što kod CMOS-a postoji veća koncentracija primesa u jednoj podlozi i zbog nešto većih dimenzija tranzistora (kod uparenihtranzistora važi uslov (W/L) =2 2.5 (W/L). Međutim CMOS invertori su ipak brži zahvaljujući većim strujama punjenja i pražnjenja parazitnih kapacitivnosti. Disipacija CMOS kola: Kod CMOS kola postoje četiri uzroka disipaciju. To su: struja curenja, kapacitivnost opterećenja, interne kapacitivnosti i prelazna stanja. Disipacija usled struje curenja zove se i statička disipacija i nije od većeg značaja. Ostala tri uzroka se zajednički nazivaju dinamičkom disipacijom za koju važi izraz: P D = f(c P +C PD )V DD 2, (2.42) gde je C PD ekvivalentna kapacitivnost kojom se aproksimiraju teško merljivi uticaj disipacije usled parazitnih kapaciteta i promene stanja. PDP CMOS kola linearno zavisi od ulestanosti promene logičkih stanja. Kod VLSI kola PDP može biti manje od 1 pj i pri učestanostima od nekoliko desetina MHz. Parazitni efekti kod CMOS-a : Problem koji može nastati u radu CMOS kola je latch-up koji se svodi na to da dođe do neželjene direktne polarizacije NPN ili PNP bipolarnih parazitnih tranzistora. 24

27 Projektovanje mikroelektronskih kola Slika Tlocrt CMOS invertora Druga neželjena pojava je oštećenje oksida između gejta i kanala zbog proboja koji nastaje usled statičkog elektriciteta na gejtu. Problem se rešava dodavanjem zaštitnog kola. Na sl.2.18 prikazan je tlocrt CMOS invertora sa uparenim tranzistorima CMOS logička kola SSI logička kola serija 4000B,4000B i 74C u upotrebi su duži niz godina. Kasniji razvoj tehnologije doveo je do pojava 74HC i 74 AC familija koje se koriste u MS1 kolima Osnovna CMOS logička kola Kao i u slučaju NMOS tehnologije, složenija CMOS logička kola dobijaju se dodavanjem tranzistorima na osnovno invertorsko kolo. Na sl i 2.20 date su šeme NILI i NI kola. 25

28 Digitalna integrisana MOS kola Slika CMOS NILI kolo sa 2 ulaza Slika CMOS NI kolo sa 2 ulaza Slika Dvo-ulazno CMOS NI kolo 26

29 Projektovanje mikroelektronskih kola NILI kolo dobijeno je dodavanjem paralelnog n-kanalnog, i serijskog p-kanalnog tranzistora. Svaki dodatni ulaz iziskuje dodavanje jednog ovakvog para. Izlaz NILI kola biće na visokom nivou samo ako su oba ulaza na niskom nivou tj. Y = A* B = A + B. Dati odnos dimenzija tranzistora odgovara uparenim tranzistorima za koje važi opšta formula: (W/L) p =2,5 N(W/L) N, gde je N broj ulaza kola. NI kolo dobijeno je dodavanjem rednog n-kanalnog i paralelnog p-kanalnog tranzistora. Izlaz NI kola biće na niskom nivou samo ako su oba ulaza na visokom nivou tj. Y = A + B = A* B. Uslov za uparenost tranzistora je (W/L) p =(W/L) N *2.5/N Tlocrt dvoulaznog NI kola dat je na slici Kod složenijih CMOS kola koristi se CMOS transmisioni gejt koji je prikazan na sl Sastoji se od paralelno vezanih NMOS i PMOS tranzistora koji se pobuđuju komplementarnim signalima C i C. Kada je C=0 veza ulaz-izlaz je raskinuta, a kada je C=1 ulaz i izlaz su kratko spojeni. Dakle transmisioni gejt se ponaša kao bidirekcioni kontrolisani prekidač. Slika Transmisioni gejt (a) struktura, (b)simbol Familija 4000 Prva praktična realizacija CMOS kola bila je familija 4000 koja se pojavila šezdesetih godina. Dizajn kola za NI i NILI funkciju odgovara prikazanom na slikama 2.19 i Napon napajanja je između 3 i 15V. Gejt je izrađen od metala. Nedostatci ove familije su mala brzina rada, kao posledica velikih kapacitivnih opterećenja, zatim nedovoljan strujni kapacitet i nekompatibilnost logičkih nivoa sa tada dominantnom TTL tehnologijom B i 74C familija Osnovno poboljšanje kod ovih familija je uvođenje dvostrukog razdvojnog stepena na izlazu, kao i korišćenje polisilicijumskog gejta. Naravno, poboljšanje predstavljaju i smanjene dimenzije uzrokovane razvojem tehnološkog postupka izrade. Kao primer 74C familije na sl.2.23 prikazano je dvoulazno NI kolo. 27

30 Digitalna integrisana MOS kola Slika Dvoulazno NI kolo iz 74 C familije CMOS kola Sa slike se vidi da se izlaz iz klasičnog NI kola propušta kroz dva invertora. Tranzistori u invertorima imaju veliki odnos W/L da bi se postigao veliki strujni kapacitet, što obezbeđuje manje vreme kašnjenja kao i mogućnost vezivanja jednog ulaza 74LS familije. Druga uloga invertorskog stepena je poboljšanje margine šuma. To je posledica strmije prenosne karakteristike ostvarene povećanjem pojačanja. od ulaz do izlaza. Pri realizaciji I i ILI kola problem je dodatno kašnjenje koje nastaje dodavanjem još jednog invertora na izlazu kola HC/74HCT familije Dalja poboljšanja u izradi CMOS kola bila su uglavnom tehnološke prirode. Tako 74HC familija ima minimalne dimenzije elemenata od 3 mikrona i debljinu oksida od 0,06 μm. Električne šeme ove familije su identične električnim šemama iz 74C familije. Dozvoljeni opseg napona napajanja je od 3 do 6V, izlazni strujni kapacitet je povećan na 4 ma pa se na izlaz može vezati i do 10 kola 74LS familije. Vreme kašnjenja je skraćeno (praktično isto kao kod 74LS familije). Problem 74HC familije (obrnuto je moguće). Ovo je rešeno uvođenjem srodne 74 HCT kod koje je V IH smanjeno na svega 2 V. To je postignuto modifikacijom ulaznog stepena i to na dva načina. Prva modifikacija se sastoji od ubacivanja dve diode između izvora za napajanje i sorsa PMOS tranzistora u ulaznom delu kola sa sl Druga, složenija modifikacija prikazana je na sl Dodatni trantistor M 5 služi za podizanje izlaznog napona prvog stepena na napon napajanja,kada je ulazni napon nizak.to će sigurno zakočiti tranzistor M 4. 74HCT familija ima nešto lošije dinamičke karakteristike od 74HC familije ali su joj statičke karakteristike odlične. 28

31 Projektovanje mikroelektronskih kola Slika Ulazni stepen kola iz 74HCT familije AC/74ACT Ove familije odlikuje smanjenje minimalnih dimenzija na 2 mikrona i debljine oksida na 0,04 mikrona, što je dovelo do boljih statičkih i dinamičkih karakteristika kola. Izlazni strujni kapacitet ovih familija je 24 ma, tipično vreme kašnjenja 5 ns. Razlika ovih familija je kao kod 74HC i 74HCT familije Poređenje familije CMOS logičkih kola U tabeli 2.1 i 2.2 prikazane su uporedne karakteristike performansi CMOS logičkih kola iz različitih familija. Tabela 2.1. Poređenje statičkih karakteristika CMOS kola (V DD = 5V,T A = 25 C) 29

32 Digitalna integrisana MOS kola Tabela 2.2. Poređenje dinamičkih karakteristika CMOS kola (V DD =5V,C p =50pF,T A =25 ) 2.7. Dinamička logička kola Sva kola prethodno opisana mogu se koristiti u kombinacionim logičkim mrežama bez periodičnog signala takta. Zato se zovu statička kola. U praksi je neophodno korišćenje sekvencijalnih mreža, a svim sekvencijalnim mrežama je potreban periodični signal takta radi korektne sinhronizacije operacija. U statičkim kolima, pa bilo ona kombinaciona ili sekvencijalna, signal takta se dovodi samo na normalne ulaze (iste kao i logički signali). Takođe ne postoji donja granica učestanosti signala takta. Kod dinamičkih kola postoji nekoliko bitnih uslova za rad: 1. Postoji donja granica učestanosti takta i ona obično iznosi 500Hz. 2. Dizajn je složeniji, posebno ako je potreban poseban izvor napajanja od 5V. 3. Kola moraju biti osetljiva na šum i vremenske greške. Na sl.2.20 data je podela digitalnih a na sl.2.21 logičkih kola, kako bi se razjasnile razlike između statičkih i dinamičkih kola. Slika Podela digitalnih kola Slika Podela logičkih mreža 30

33 Projektovanje mikroelektronskih kola Na sl.2.27 prikazana su dva različita dinamička dvo-ulazna NILI kola, kao i njima potrebni dvofazni signali takta. Na šemama su prikazane kapacitivnosti koje su neophodne za rad kola. Ovi kapacitivnosti služe za skladištenje informacija u toku jedne periode signala takta. U statičkim kolima ove kapacitinosti se smatraju nepoželjnim i nazvane su parazitnim kapacitivnostima. (a) dvovazna uparena logika (b) dvofazna neuparena logika (c) dvofazni nepreklapajući takt Slika Dinamička NMOS logika 31

34 Digitalna integrisana MOS kola Na slici 2.27(a) prikazano je kolo sa uparenim tranzistorima, tj. ovde je bitno podešavanje geometrijskog faktora K R između ulaznog i invertorskog dela. Kod kola na slici 2.27(b), ispravan rad moguć je i sa identičnim tranzistorima na svim mestima (obično su svi tranzistori minimalnih dimenzija). Princip rada kola sa slike 2.27 (a) je sledeći. Za vreme dok je faza takta φ 1 na visokom nivou M 1 i M 2 su uključeni i prenose logičke ulaze dokapaciteta C 1 i C 2 kao i tranzistora M 3 i M 4. Kada φ 1 padne na logičku nulu, prethodni nivoi ostaju zapamćeni na C 1 i C 2, pri čemu trajanje ovog perioda zbog pražnjenja kondnzatora ne sme da bude duže od 2ms. Kada φ 2 ode na visoki nivo M 5 i M 6 se uključe. Ako su naponi na gejtu tranzistora M 3 i M 4 niski oni ostaju isključeni. Njihovi drejnovi su na visokom nivou usled M 5, i ovaj visoki nivo se prenosi do gejtova M 7 i M 8 i kondenzatora C 3. Ako je neki od gejtova M 3 i M 4 na visokom nivou njihov izlaz će ostati nizak i pored delovanja φ 2, zbog uparenosti M 3 i M 4 sa M 5. Rad kola sa slike 2.22 (b) je sledeći. M 1, M 2, C 1, C 2, M 3 i M 4 rade kao i u prethodnom kolu. Kada je φ 1 na visokom nivou C 3 se napuni na visoki nivo (za napon praga manji od višeg nivoa takta). Kada φ 2 ode gore, visoki nivo sa C 1 i C 2 ukljičiće M 3 i M 4, prazneći C 3 kroz M 6. Ovaj niski izlazni nivo preneće se kroz M 7 i M 8 na sledeći stepen. Ako su oba ulaza u prvi stepen na niskom nivou C 3 se ne isprazni, već se dizanjem φ 2 njegovo opterećenje deli sa C 4 i C 5. Tako izlazni nivo ostaje visok ali nešto snižen. Uslov ispravnog rada je da C 3 bude veće od sume C 4 i C 5. Dodavanjem nove dve faze dobijena su četvorofazna neuparena kola, koja međutim imaju dodatnu složenost u projektovanju Pravila u dizajniranju tlocrta (DRC) Pri projektovanju tlocrta,odnosno maski za kolo u MOS tehnologiji, postoje određena pravila vezana za minimalne površine slojeva i minimalna rastojanja između slojeva koja moraju biti zadovoljena kako bi fabrikovano kolo bilo ispravno. Ove minimalne veličine su striktno vezane za korišćenu tehnologiju a kao primer ovde su izložena DRC pravila za 2-mikronsku tehnologiju. A.Maska koja određuje oblast tranzistora 1.Minimalna površina difundovane oblasti 3x 3 μm 2.Minimalno rastojanje između difundovanih oblasti 3 μ m B.Maska koja određuje oblast poli-si gejta 1.Minimalna površina 2 x 2 μ m 2.Minimalno rastojanje između više poli oblasti 2 μ m 3.Minimalno rastojanje ivice poli sloja od difuzije 2 μm C.Maska koja definiše otvore za kontakte 1.Minimalna površina 2 x 2 μm 2.Za kontakt do difuzije, minimalno rastojanje- ivica difuzije 2μm 3.Za kontakt do difuzije,minimalno rastojanje ivice kontakta ivica poli gejta 2 μm 4.Za poli kontakt,minimalno rastojanje ivica kontakta-ivica difuzije 2 μm D.Maska za metalizaciju 1.Minimalna širina μm 2.Minimalnao rastojanje metal-metal 3 μm 3.Minimalno rastojanje ivice metala od kontakta 1 μm E. Maska koja određuje jamu 1.Minimalno rastojanje ivice jame od oblasti difuzije (n ili p) u jami 2 μm 2.Minimalno rastojanje ivice jame od oblasti difuzije (n ili p)van jame 4 μm 3.Minimalno rastojanje ivica jama-jama 2 μm a ako nisu na istom potencijalu 6 μm 32

35 Projektovanje mikroelektronskih kola 3. DIGITALNA LOGIČKA KOLA U BIPOLARNOJ TEHNOLO- GIJI U digitalnim integrisanim kolima napravljenim u bipolarnoj tehnologiji osnovni poluprovodnički elementi su diode i npn/pnp tranzistori, kako standardni tako i šotki varijante.u ovom poglavlju neće biti reči o njihovim statičkim i dinamičkim karakteristikama jer se predpostsvlja da je čitalac od ranije upoznat kroz školovanje sa njima, a ako to nije učinjeno onda se savetuje obavezno predhodno upoznavanje sa karakteristikama radi mogućnosti razumevanja dalje iznešene materije u ovoj glavi.u daljem tekstu date su karakteristike različitih familija bipolarnih kola od najjednostavnije RTL do I 2 L primenljive i u LSI koloma.motiv da se počne od najstarijh familija koje se odavno ne koriste u svom izvornom obliku je što su ideje za razvoj svremenijih familija zapravo potekle u većini slučajeva iz analize nedostataka starijih familija. Dakle razumevanje sadašnjih,aktuelnih familija integrisanih kola je mnogo lakše i suštinski dublje ako se predhodno razumeju principi funkcionisanja starijih familija integrisanih kola. Pored toga neki principi starijih familija integrisanih kola koji su u to vreme i na tom nivou tehnološkog razvoja i znanja bili viđeni kao nedostatci u kasnijim rešenjima su bili iskorišteni za funkcionalnije projektovanje novih familija integrisanih kola pa je to još jedan razlog za sistematično iznošenje ove materije u daljem tekstu. Pri iznošenju karakteristika familija integrisanih kola vodiće se računa i o njihovom poređenju međusobno,posebno na poređenju onih karakteristika i familija koje su direktno konkurentne za dalje korišćenje u implementacijama Invertor sa bipolarnim tranzistorom Jednostavna, ali praktična konfiguracija invertora sa bipolarnim tranzistorom prikazana je na slici 3.1 (a), a izgled tlocrta na slici 3.1(b). Ovde su takođe dati i karakteristični podaci za korišćeni tranzistor (slika pod c). 33

36 Digitalna logička kola u bipolarnoj tehnologiji Slika 3.1. Invertor sa bipolarnim tranzistorom, (a) električna šema, (b) tlocrt, (c) karakteristični naponi Statičke karakteristike Ako je ulazni napon V u manji od napona uključenja tranzistora V BET struja kolektora biće jednaka nuli što znači da je izlazni napon jednak naponu napajanja V CC. Kada Vu postigne V BET tranzistor ulazi u aktivni režim tako da izlazni napon dat relacijom Vi =V CC R c I C. Kada izlazni napon padne do graničnog napona V CES tranzistor ulazi u zasićenje,a izlazni napon postaje nezavisan od Vu i konstantan. Na slici 3.2 prikazana je prenosna naponska karakteristika posmatranog kola. Vrednost karakterističnih napona za podatke sa slike 3.1 (c) su sledeće: V V = V = V (3.1) OH CC 5 = V = 0. V (3.2) OL CES 1 Margine šuma su: V = V V = V = 0. V (3.3) IL BET 7 R + R V V = 1. b CC CES IH BES 5 c β F V (3.4) NMH = V V = 3. V (3.5) OH IH 5 NML = V V = 0. V (3.6) IL OL 6 Širina prelazne zone je dakle, TW = V V = 0. V (3.7) IH IL 8 34

37 Projektovanje mikroelektronskih kola Slika 3.2. Prenosna karakteristika invertorskog kola Da bi odredili izlazni faktor grananja posmatranog invertora koristimo šemu na kojoj je na njegovom izlazu vezano N istih takvih invertora. Kritilni slučaj predstavlja stanje logičke jedinice na izlazu. Broj mogućih opteretnih invertora N zavisi od unapred postavljene vrednosti gornje margine šuma. Proračunom se dobija sledeći izraz: VCC VBRS RB N β F (3.8) V V R CC CES C Slika 3.3. Određivanje faktora grananja na izlazu Dinamičke karakteristike invertora Da bi se izvršila analiza dinamičkih karakteristka invertora sa slike 3.1 potrebno je primeniti model kontrolnog tovara. Neka se na ulaz invertora dovodi impuls amplitude 5V i trajanja od 5μs, koje je dovoljno dugo da obuhvati sve prelazne pojave izazvane rastućom ivicom impulsa ulazni impuls, kao vremenski oblici izlaznog napona i struje baze prikazani su na sl

38 Digitalna logička kola u bipolarnoj tehnologiji Slika 3.4. Vremenski dijagrami napona i struje u invertorskom kolu U trenutku t 0 tranzistor je zakočen jer je emitorski spoj nepolarisan a kolektorski spoj inverzno polarisan. Posle dovođenja pobudnog impulsa napor na bazi raste do napona uključenja tranzistora V VET. Dakle, u celom vremenskom intervalu od t 0 do t 1 tranzistor je zakočen.ovaj interval definiše tkz. vreme kašnjenja t d, koje se korišćenjem modela kontrolnog tovara može izraziti kao: t d = t t = C ΔV + C ΔV i (3.9) 1 0 ( Eeq BE Ceq BC ) / Bsr01 gde su C Eeq, C Ceq ekvivalentne kapacativnosti imitorskog, odnosno kolektorskog spoja, a ib ( t0 ) + ib ( t1) ibsr01 = (3.10) 2 Tipična vrednost vremena kašnjenja je manja od 1 ns. U trenutku t 1, kada tranzistor uđe u aktivni režim, počinje vreme opadanja t f koje se završava u trenutku t 2, kada tranzistor dođe na ivicu zasićenja. Za vreme opadanja važi relacija: t f CEeqΔV + C ΔVBC = t2 t1 = (3.11) i ) /τ Bsr12 BE Ceq 0.5QF ( t2 Tipična vrednost vremena opadanja je manja od 5 ns. U vremenskom intervalu od t 2 do t 3 tranzistor se nalazi u zasićenju.u trenutku t 3 počinje proces kočenja tranzistora. Da bi se tranzistor zakočio potrebno je prvo eliminisati višak manjinskih nosilaca, zašta je potrebno t S =t 4 -t 3 koje se naziva vreme zasićenja i koje je dato relacijom: I BF I BR t S = t4 t3 = τ S ln( ) (3.12) I CS1 / β F I BR Tipična vrednost vremena zasićenja je reda 20 ns.u trenutku t 4 tranzistor ulazi u aktivni režim u kome ostaje do trenutka t 5 kada se zakoči. To vreme naziva se vremenom uspostavljanja t r koje je datom relacijom: t r Bsr 45 BE Ceq 0.5QF ( t4 BF CEeqΔV + C ΔVBC = t5 t4 = (3.13) i ) /τ Tipična vrednost vremena uspostavljanja je reda 20 ns.u trenutku t 5 tranzistor se zakočio, ali je potrebno izvesno vreme da napon baze padne na 0 V. To vreme naziva se vremenom oporavka t fr i posledica je vremena pražnjenja parazitnih kapacitivnosti. Ovo vreme dato je relacijom: t fr 6 t5 = ( CEeq VBE + CCeqΔVBC ) / ibsr56 BF = t Δ (3.14) 36

39 Projektovanje mikroelektronskih kola Tipična vrenost za vreme oporavka je oko 10 ns.sada, na osnovu izračunatih vremenskih intervala mogu se odrediti vremena kašnjenja opadajuće i rastuće ivice.dakle: t = t + t / 2 (3.15) phl d f a vreme periode biće: t = t + t / 2 (3.16) plh s r t = t + t ) / 2 (3.17) p ( phl plh Invertor sa bipolarnim tranzistorom i Šotki diodom Povećanjem brzine rada invertora moguće je sprečavanjem rada tranzistora u režimu zasićenja. To se može uraditi upotrebom Šotki diode na način prikazan na sl.3.5. Šotki dioda sprečava jaku polarizaciju kolektorskog spoja obezbeđujući da bude V BC < 0.5V. Velika struja kroz otpornik R b sada umesto u bazu ide kroz diodu. Tako se tranzistor dovodi na ivicu zasićenja pa se vreme zasićenja svodi na nulu. Međutim vreme uspostavljanja se nešto povećava, kao i vreme opadanja, ali su ova povećanja mala zbog malog kapaciteta prostornog tovara Šotki diode. Slika 3.5. Invertor sa bipolarnim tranzistorom i Šotki diodiom Dodavanjem Šotki diode u izvesnoj meri kvare neke statičke karakteristike invertora.zbog povećanja V CES povećan je nivo logičke nule, pa je zato smanjena margina šuma za logičku nulu Otporničko-tranzistorska logika (RTL) RTL integrisana digitalna kola su prva našla obimniju komercijalnu primenu. Kolo predstavlja jednostavnu vezu dva ili više tranzistorskih invertora koji dele zajednički kolektorski otpornik. Dvo-ulazno NILI logičko kolo, realizovano u ovoj familiji, prikazano je na slici 3.6.U tabeli 3.1 date su osnovne električne karakteristike RTL NILI kola. 37

40 Digitalna logička kola u bipolarnoj tehnologiji Tabela 3.1 Slika 3.6. Dvo-ulazno RTL NILI kolo RTL kola imala su primenu u SSI kolima. Njihove osnovne prednosti su jednostavnost i mala potrošnja a mane su male margine šuma i mala razlika logičkih nivoa Diodno- tranzistorska logika (DTL) Na slici 3.7 prikazano je osnovno dvo-ulazno NI DTL kolo. Ovo kolo odlikuje se dosta većom razlikom između logičkih nivoa i većim marginama šuma u odnosu na RTL kola. Loša stvar je potreba za dodatnim izvorom napajanja, kao i potreba za dodaljivanjem pina za ovo napajanje. Modifikovana verzija DTL kola data je na slici 3.8. Može se uočiti da su karakteristični naponi obe verzije identični. Međutim prednost ove modifikacije je u tome što dodatni tranzistor T1 omogućuje veći fan-out. Osnovne električne karakteristike modifikovanog DTL kola date su u tabeli 3.2. Tabela 3.2. Nedostaci DTL kola su veća vremena propagacije od RTL kola i velika površina silikonskog čipa potrebna za realizaciju ulaznih dioda. 38

41 Projektovanje mikroelektronskih kola Slika 3.7. Osnovno DTL kolo Slika 3.8. Modifikovano DTL kolo 3.4. Tranzistorsko tranzistorska logika (TTL) Osnovno TTL NI kolo prikazano je na sl.3.9. Osnovna karakteristika ove logike je zamena ulaznih dioda multiemiterskim tranzistorom (u ovom primeru 2 emitora ). Ovakva realizacija ne samo da smanjuje potrebnu površinu čipa, već smanjuje i vreme propagacije. Na slici 3.10 prikazan je tlocrt moguće relizacije ulaznog dvo-emitorskog tranzistora. Slika 3.9. Osnovno TTL kolo 39

42 Digitalna logička kola u bipolarnoj tehnologiji Slika Tlocrt dvo-emitorskog ulaznog tranzistora Standardno TTL kolo Standardna TTL kola su kola familije 54/74. Kao primer ove familije data je na slici 3.11 šema 2 ulaznog NI kola. Ovo kolo se razlikuje od kola sa slike 3.9 po tom što je dioda D1 za dizanje nivoa zamenjena tranzistorom T2, koji obezbeđuje veću baznu struju za tranzistor T3. Takođe, u izlaznom delu ubačen je aktivni pull-up tranzistor T4, koji daje veću struju nego pasivni pull-up otpornik iz prethodne realizacije.ovako realizovani izlazni deo kola naziva se totem-pole. Uloga totem-pole izlaznog kola je da obezbedi veće struje pražnjenja i punjenja parazitnih kapacitinosti potrošača, i na taj način smanji vreme propagacije signala kroz kolo. Slika Standardno TTL NI kolo sa dva ulaza 40

43 Projektovanje mikroelektronskih kola Prenosna karakteristika posmatranog kola prikazana je na sl Princip rada kola je sledeći. Kada je barem jedan od ulaza kola na niskom nivou tranzistor T1 biće u režimu zasićenja, a tranzistori T2 i T3 ostaće isključeni, dok će T4 raditi u aktivnom režimu kako bi obezbedio makar struju curenja na izlazu kola. Napon na izlazu će biti: VOH = VCC VBET = 3. 6V (3.18) Prva prelomna tačka na karakteristici određena je uključenjem T 2. Ako predpostavimo da je ulaz B=1, uslov za uključenje T 2 je da napon na drugom ulaznom priključku A bude V IL =0.6V. Sledeća prelomna tačka određena je uključenjem tranzistora T3.Potreban napon na ulazu je Vu =1.3V. Na izlazu će biti 2.5 V. Poslednja prelomna tačka određena je prelaskom tranzistora T3 u zasićenje. Izlazni napon je tada V OL =0.1V. Pošto je potrebno da i T2 vodi u zasićenju, V C1 mora biti 2V BES =1.6V što definiše potrebni napon na ulazu kao Vu= =1.5V. Slika Naponska prenosna karakteristika standardnog TTL kola Treba primetiti da tranzistor T1 za ulazne napone u intervalu od 1.5 do 2.3V radi u inverznom režimu zasićenja, dok za ulazne napone iznad 2.3V radi u inverznom aktivnom režimu. Ova činjenica je od velikog značaja stoga što omogućuje znatno veće ulazne struje I IH nego modifikovana DTL familija. Tipična vrednost I IH je 67 μa, što je naravno znatno veće od maksimalnih 5μA za DTL. Ulazna struja I IL tipično iznosi oko 1mA i određena je niskim nivoom na makar jednom od ulaza kola, kada T1 radi u zasićenju. Da bi na izlazu kola vezali N istih takvih kola potrebno je da izlazni tranzistor T3 može da primi struju NI IL Šotki TTL kolo (familija 74S) Standardno TTL kolo, zbog sporog kočenja zasićenih tranzistora, ima relativno dugo vreme propagacije signala. U cilju sprečavanja rada tranzistora u zasićenju mogu se upotrebiti Šotki tranzistori, tj. bipolarni tranzistori čiji je kolektorski spoj premošćen Šotki diodom kao što je i prikazano na sl

44 Digitalna logička kola u bipolarnoj tehnologiji Slika (a) poprečni presek Šotki tranzistora, (b) Električni simbol Šotki tranzistora Na slici 3.14 data je električna šema dvo-ulazno NI kola u 74S familiji Slika S NI kolo sa dva ulaza Može se uočiti da je u izlaznom stepenu dioda D1 ovde zamenjena tranzistorom T4 čime je povećan strujni kapacitet kada je na izlazu logička jedinica. Time je smanjeno vreme uspostavljanja t plh. Takođe uveden je i tranzistor T6 koji ima zadatak da ukine segment između prelomnih tačaka 1 i 2 na karakteristici prenosa sa slike T6 zapravo onemogućava da T2 provede pre T3. To znači da je V IL povećano i da iznosi 1.3V. Izmenjen je i napon V OL i iznosi 0.3V,jer T3 više neradi u dubokom zasićenju. Zbog uvođenja Šotki tranzistora vreme kašnjenja je svedeno na 3ns. Zbog smanjenja vrednosti otpornika disipacija kola je povećana i iznosi oko 20 mw.ipak zbog smanjenog vremena kašnjenja proizvod snage i kašnjenja kola je smanjen i iznosi 60pJ Šotki TTL kola sa smanjenom potrošnjom (familija 74LS) TTL 74LS familija uvedena je sa ciljem da se smanji potrošnja standardnih TTL kola uz zadržavanje približno istih dinamičkih osobina. Smanjenje potrošnje izvedeno je korišćenjem većih otpornosti, a da nebi došlo do usporenja rada kola upotrebljeni su Šotki tranzistori. Tako je realizovano kolo sa disipacijom od svega 2mW i kašnjenjem od 10 ns. Može se uočiti da je prozvod snage i kašnjenja 5 puta manji nego kod standardnog TTL kola. 42

45 Projektovanje mikroelektronskih kola Na slici 3.22 data je šema dvo-ulaznog NI kola u 74LS familiji. Osnovne razlike su u konstrukciji ulaznog stepena koji je umesto sa multiemiterskim tranzistorom, sada realizovan sa Šotki diodama.takođe vrednosti otpornosti su oko 5 puta veće nego kod standarnog TTL kola. U izlaznom stepenu ubačene su diode D3 i D4 koje dodatno ubrzavaju rad. Slika TTL 74LS NI kola sa 2 ulaza Prenosna karakteristika kola prikazana je na slici Karakteristični naponi su: V V = 2 V V = 0. V (3.19) IL BET DS 9 = V V = 4. V (3.20) OH CC BET 3 V = 2 V V = 1. V (3.21) IH BE DS 1 V = V = 0. V (3.22) OL CES 3 Slika Prenosna karakteristika 74LS NI kola sa 2 ulaza TTL LS kola se odlikuju povećanim izlaznim faktorom grananja, koji iznosi oko

46 Digitalna logička kola u bipolarnoj tehnologiji AS familija Kola 74AS familije predstavljaju usavršenu verziju Šotki TTL kola. Na slici 3.17 prikazano je tipično NI kolo sa 2 ulaza iz 74AS familije. Osnovna razlika je u tome što je multiemitorski tranzistor na ulazu zamenjen Šotki diodama. Takođe je dodata i dioda D3 radi ubrzanja prelaza sa logičke jedinice na logičku nulu na izlazu. Smanjene su i dimenzije tranzistora, čime su ubrzani i prelazni procesi.ukupni rezultat ovih promena je skraćenje vremena propagacije na svega 1,5ns uz istu disipaciju od 20mW kao kod 74S familije. Ovo su danas najbrža TTL kola. Proizvod snage i kašnjenja iznosi 30pJ. Slika AS NI kolo sa 2 ulaza ALS familija Kola 74ALS familije razvijena su istovremeno kad i kolo 74 AS familije. ona zapravo predstavljaju poboljšanju verziju familije 74LS. Na slici 3.18 prikazano je dvo-ulazno 74ALS NI kolo. Osnovnu razliku predstavlja realizacija ulaznog stepena, gde su diode zamenjene pnp tranzistorima T1 i T2 koji smanjuju ulaznu struju na polovinu i tako povećavaju izlazni faktor granjanja na 40. Tranzistor T3 povećava strujnu pobudu izlaznog stepena i time ubrzava rad kola. Šotki diode D1 i D2 služe za brzo kočenje tranzistora T4 kada ulaz prelazi sa logičke jedinice na logičku nulu. Rezultat ovih izmena je vreme propagacije od 4ns i disipacija kola od 1 mw. 44

47 Projektovanje mikroelektronskih kola Slika 3.18: 74 ALS NI kolo sa 2 ulaza Uporedne karakteristike TTL familija logičkih kola U tabelama 3.3 i 3.4 date su uporedne statičke i dinamičke karakteristike realizacije dvoulaznog NI kola u svim TTL familijama. Tabela 3.3. Tabela

48 Digitalna logička kola u bipolarnoj tehnologiji 3.5. ECL kola ECL (emitter-coupled logic)predstavlja familiju digitalnih integrisanih kola koja se zasniva na kolu sa uparenim zajedničkim emitorima. Šema tog kola prikazana ne na slici Slika Strujni prekicač (kolo sa uparenim emitorima) ECL familija odlikuje se veoma velikom radnom brzinom, tako da se njihova radna ulestanost približava 1 GHz-Velika brzina rada posledica je toga što tranzistori prikazanog kola nemogu da rade u režimu zasićenja.princip rada kola sa slike 3.19 je sledeći. Za ulazni napon Vu=1V,T2 će voditi dok će T1 biti isključen. Stoga važi: V = V V (3.23) i1 CC = 5 Vi2 = VCC I C 2RC 2 = 3V (3.24) Za ulazni napon Vu=1V situacija će biti obratna, tj. T1 će voditi dok će T2 biti isključen. Tako će izlazni naponi biti: V = V I R V (3.25) i1 CC C 2 C 2 = 3 Vi2 = VCC = 5V (3.26) Struja strujnog izvora I EE teći će kroz T1 ili kroz T2 u zavisnosti od toga da li je napon na ulazu Vu veći ili manji od V R.Vrednosti karakterističnih napona su: VIL = VR 100mV (3.27) VIH = VR + 100mV (3.28) V OH = V CC (3.29) V OL RC = VCC ( VR VEE ) (3.30) R E Možemo uočiti da je širina prelazne oblasti samo 200 mv. 46

49 Projektovanje mikroelektronskih kola ECL 10K familija Na slici 3.20 prikazano je ILI/NILI kolo ECL 10K familije. Tranzistori T1,T2 i T3 ovog kola formiraju strujni prekidač.t2 predstavlja referentni tranzistor, a napon na njegovoj bazi V R doveden je preko tranzistora T4. T1 i T3 su ulazni tranzistori koji dele zajednički kolektorski otpornik. Izlazi strujnog prekidača ostvareni su preko tranzistora T5 i T6, koji služe kao pomerači nivoa a ujedno i izlazni drajveri niske impedanse. Sa slike uočavamo dva V CC izvora napajanja.usled parazitnih kapacitinosti dolazi do naglih stepenih promena struje izlaznih tranzistora, dok je struja strujnog prekidača uglavnom konstantna.da bi se izbegle promene napona u kolu pribegava se korišćenju dva odvojena izvora za napajanje V CC koja su obično na nultom potencijalu. Na slici 3.21 data je prenosna karakteristika kola. Slika ECL 10K ILI/NILI kolo sa 2 ulaza Slika Prenosna karakteristika ECL 10K kola Karakteristični naponi imaju sledeće vrednosti: V V V R = 1. 32V (3.31) = V R I V = 0. V (3.32) OH CC C1 B5 BE 9 = V R I V = 1. V (3.33) OL CC C1 C1 BE 75 47

50 Digitalna logička kola u bipolarnoj tehnologiji V V = V 120mV = 1. V (3.34) IL R 44 = V + 120mV = 1. V (3.35) IH R 2 Izlazni faktor grananja, za niže radne učestanosti jednak je faktoru β f dok je na višim učestanostima ograničen opteretnim kapacitetima na oko 10. Vreme propagacije kola je, usled činjenica da u normalnim uslovima rada tranzistori ne ulaze u zasićenje, kao i da je promena logičkog nivoa mala, vrlo kratko i iznosi oko 2ns. U tabeli 3.5 date su onovne električne karakteristike ECL 10K familije. Tabela ECL 100K familija Kod prethodno opisane 10K familije referentni napon V R podešen je tako da bude tačno na sredini između napona V OH i V OL kako bi margine šuma za logičku jedinicu i logičku nulu bile jednake.takođe, uvođenjem dioda D1 i D2 urađena je temperaturna kompenzacija napona, kako bi V R ostao centriran.ipak V R, V OH i V OL se menjaju sa promenom temperature, a V R i V OL nisu imuni ni na promene napona napajanja V EE. Ova pomeranja naponskih nivoa mogu biti problematična u velikim digitalnim sistemima sa mnogo malih jedinica koje imaju svaka zasebno svoje izvore napajanja i različitu temperaturu okoline. Upravo zbog toga razvijena je familija 100K. Na slici 3.22 (a) data je šema dvo-ulaznog ILI/NILI ECL 100K kola.uočavamo da je kao strujni izvor upotrebljen tranzistor T4. Takođe, između komplementarnih izlaza vezani su otpornik R4 i diode D1 i D2.Referentni naponi Vrs i Vcs su nepromenjivi i nezavisni od promene temperature, a napon napajanja V EE smanjen je na 4.5 V kako bi se smanjila disipacija kola. Šema za generisanje referentnih napona prikazana je na slici 3.22 (b). Tranzistor T7 ima ulogu šanta i na taj način odražava konstatno kolektorsku struju tranzistora T3, bez obzira na promene V EE. Tako ako I C3 ima tenddenciju rasta zbog smanjenja napona V EE, javiće se veći pad napona na R4 koji će usloviti da T7 jače vodi i da preuzme višak struje tranzistora T3.Dakle, promene napona napajanja neće im ati nikakvog uticaja na struje I C1,I C2, I C3 što opet znači da nema promena referentnih napona. Temperaturna nezavisnost referentnih napona ostvarena je međusobnim poništavanjem pozitivnih i negativnih temperaturnih koeficijenata napona u kolu koji direktno utiču na vrenost referentnih napona. U kolu sa slike 3.22 (a) uvedeni su otpornik R4 i diode D1 i D2 kao kompenzacija za temperaturne promene struje strujnog izvora T4.Tako izlazni nivoi V OH i V OL ostaju nepromenjivi i nezavisni od temperature. Na slici 3.23 date su prenosne karakteristike kola familije 10K i 100K sa kojih se uočava očita prednost familije 100K. 48

51 Projektovanje mikroelektronskih kola Slika Šema ECL 100K ILI/NILI kola sa 2 ulaza, (a) Strujni prekidač, (b) Kolo za napajanje Slika Poređenje prenosnih karakteristika ECL 10K i 100K familija 49

52 Digitalna logička kola u bipolarnoj tehnologiji Pored mnogo bolje prenosne karakteristike ECL 100K familija odlikuje se i poboljšanim dizajnom tranzistora. Iskorišćena su na dobar način tehnološka dostignuća, kao što su izolacija oksidom, ograđene oblasti baze i emiter minimalnih dimenzija i vrlo male parazitne kapacitivnosti. Tlocrt i poporečni presek tranzistora ECL 10K i ECL 100K familije prikazani su na slici 3.24.Dimenzije su date u mikronima. Ova dostignuća rezulturu kašnjenjima od 0.75ns uz disipaciju od 40mW što daje PDP od 30pJ. Slika Tlocrt i poprečni presek tranzistora koji se koriste u (a) 10K i (b) 100K ECL tehnologiji 3.6. Injektovana integrisana logika (I 2 L) Do sada opisana bipolarna kola nemogu se primeniti u LSI kolima zbog velike površine koju zauzimaju i zbog velike disipacije snage, što je još veće ograničenje. Kao odgovor na LSI MOS kola pojavila su se injektovana integrisana bipolarna kola. Jednostavno I 2 L logičko kolo prikazano je na slici Ono se sastoji od 3 multikolektorska npn invertora, čiji su kolektori međusobno spojeni tako da formiraju ožičeno I kolo. Na ulazu svakog invertora nalazi se strujni izvor koji daje tkz. injektorsku struju.ako npr. na ulazu A imamo logičku jedinicu, struja I 01 utiče u bazu tranzistora T1 i on ide u zasićenje, tako da na svim kolektorskim izlazima imamo nizak nivo. Slika Jednostavno I 2 L kolo 50

53 Projektovanje mikroelektronskih kola Standardna I 2 L kola Na slici 3.26 data su tri načina crtanja osnovnog I 2 L kola, kao njegov poprečni presek. Ovde je korišćen princip superpozicije kako bi se ostvarila ušteda u površini čipa. Očito je da su npn i pnp tranzistor spojeni, tj. formirani su korišćenjem zajedničkih difundovanih oblasti. Proces izrade I 2 L kola počinju od jako dopiranog n+ supstrata na kojim se vrši epitaksija n tipa. Zatim se oblast p i n+ rade na klasičan način. Supstrat n+ tipa, koji je vezan na masu, predstavlja emiter npn tranzistora i bazu pnp tranzistora.očito imamo vertikalni npn i lateralni pnp tranzistor.na površini se nalaze n+ oblasti koje definišu kolektore npn tranzistora, slično kao kod prethodno razmatranog multiemiterskog tranzistora. Pošto je ovde emiter vezan na masu i nalazi se na donjoj strani čipa učinjena je još jedna ušteda radne površine, što omogućuje veliku gustinu pakovanja. Karakteristični naponi I 2 L kola imaju sledeće vrednosti: V = V = 0. V (3.36) V OH BES 8 = V = 0. V (3.37) OL CES 1 V = V = 0. IH BE1 7V (3.38) napon između baze i emitera kada je tranzistor na ivici provođenja V = V = 0. IL BE 2 6V (3.39) napon između baze i emitera kada je tranzistor na ivici zasićenja (a) (b) (c) (d) Slika I 2 L digatalno kolo, (a) Šema kola, (b) Ekvavilentno kolo, (c) Logički simbol, (d) Poprečni presek 51

54 Digitalna logička kola u bipolarnoj tehnologiji Ispravan rad sa ovako malom razlikom logičkih nivoa (LS=0.7V) i malim marganama šuma (NMH = 0.1V i NML = 0.5V), moguć je ako se ceo digitalni sistem nalazi na istom čipu. Zbog malog faktora pojačanja β up, koji je definisan protokom nosilaca od dna ka vrhu pločice, izlazni faktor grananja ( fan out) I 2 L kola je relativno mali, tj. max 5. Ali usled činjenice da se tranzistori rade sa 2 do 5 kolektora, mali fan-out ne predstavlja ozbiljno ograničenje. Kod I 2 L kola disipacija snage svodi se na proizvod injektorske struje i napona napajanja V DC, koji se kreće u opsegu od 0,7 do 1V. Prednost kola je što se injektorska struja može menjati variranjem napona napajanja ili serijske otpornosti. Tako povećanje struje I 0 povećava bruinu rada ali i disipaciju snage. I 2 L kolo našla su primenu u LSI kolima zbog : 1. Jednostavne konfiguracije kola 2. Superpozicije npn i pnp tranzistora 3. Više kolektora ka gornjoj površini čipa Radi daljeg povećanja gustine pakovanja, uvedene su zajedničke linije prikazane na slici Tako vertikalne metalne linije vezuju željene kolektorske oblasti, dok horizontalne linije (drugi metal ili polisilicijum) vezuju potrebne bazne oblasti. Slika Tlocrt I 2 L matrice gejtova Uporedne karakteristike I 2 L i TTL (LS) tehnologije date su u tabeli 3.6 Tabela Supstratno napajanja I 2 L kola (SFL) Brzina rada standardnog I 2 L kola nije zadovoljavajuća. U želji za povećanjem brzine rada kola uz zadržavanje velike gustine pakovanja pojavilo se nekoliko varijacija ovog kola. Jedna od tih realizacija je i SFL ćelija, čiji je poprečni presek dat na slici 3.28, a električna šema na slici

55 Projektovanje mikroelektronskih kola Slika Poprečni presek SFL ćelije Slika Šema SFL kola Ovde uočavamo veći broj ulaza koji se formiraju kao ispravljački Šotkijevi kontakti metalpoluprovodnika p tipa. Prednosti SFL ćelije u odnosu na standardnu I 2 L ćelije su sledeće: 1. Lateralni pnp zamenjen je vertikalnim pnp tranzistorom koji ima bolja svojstva. 2. Injektor je odvojen od baze npn tranzistora što omogućava optimizaciju npn i pnp tranzistora. 3. Pošti se injektor nalazi ispod npn tranzistora svi kolektori su podjednako udaljeni od njega pa su im isti faktori pojačanja. 4. Površina ćelije je manja jer je odve injektor podloga celog sklopa. 5. SFL ćelija ima veći broj ulaza što omogućava realizaciju većeg broja funkcija sa manjim brojem ćelija. 6. Veća je brzina rada kola zbog smanjenja parazitnih kapaciteta 7. Topološko projektovanje je jednostavnije.problemi SFL ćelija su teškoće u realizaciji Šotki dioda na ulazu,kao i povećani defekti usled potrebe za dve uzastopne epitaksije Šotkijeva I 2 L ćelije Presek Šotkijeve I 2 L ćelije prikazan je na slici 3.30, a šema na slici Šotki diode ovde se koriste kako bi smanjile promene napona.na taj način smanjeno je vreme kašnjenja kola, jer manje promene napona rezultuju bržim punjenjem i pražnjenjem parazitnih kapaciteta na ulazima i izlazima kola. Šotki diode formiraju se na spojevima lako dipiranog n sloja i metalne barijere (od platine ili paladijuma). Slika Poprečni presek Šotkijeve I 2 L ćelije 53

56 Digitalna logička kola u bipolarnoj tehnologiji Slika Šema Šotkijevog I 2 L kola Prenosna karakteristika Šotki I 2 L kola data je na slici Prenosne karakteristike standardnog i Šotkijevog I 2 L kola I 2 L ćelija sa samopodešavajućim dvostruko difundovanim injektorom (S 2 L). Presek ove ćelije dat je na slici 3.33, a tlocrt na slici Njene osnovne karakteristike su: 1. jako provodan emiter npn tranzistora koji povećava brzinu rada 2. postupak omogućava sabmikronske veličine baze pnp tranzistora što rezultira većim alfa 3. pošto se injektor dobija difuzijom bora a baza npn tranzistora epi rastom lakše se optimiziraju električne karakteristike npn i pnp tranzistora nego kod standardne ćelije 4. svi kolektori dobijaju istu struju od injektora jer injektor okružuje sve kolektore Tipično vreme kašnjenja ove ćelije je 100ns, dok je tipično PDP u opsegu od 0,06 do 0.1pJ. Slika Prosečni presek S 2 L ćelije 54

57 Projektovanje mikroelektronskih kola Slika Tlocrt S 2 L ćelija I 2 L ćelija sa ubrzavajućim poljem u bazi Presek ćelije prikazan je na slici 3.35, a njena električna šema na slici Slika Poprečni presek I 2 L ćelije sa ubrzavajićim poljem u bazi Slika Šema I 2 L kola sa ubrzavajućim poljem u bazi Osnovne karakteristike ćelije su: 1. Šotkijevi kontakti se izvode relativno lako na slabo provodnom sloju n tipa 2. Šotki dioda D4 povećava brzinu rada npn tranzistora 3. Baza npn tranzistora ima najpovoljniji tehnološki profil od svih do sada opisanih ćelija Minimalno vreme kašnjenja ove ćelije 2,5ns, a PDP faktora 0.2pJ Integrisana Šotkijeva logika (ISL) Električna šema osnovnog ISL kola data je na sl.3.37.ovde npn tranzistor radi u normalnom aktivnom režimu.veći broj izlaza ostvaren je korišćenjem Šotki dioda. Takođe, duboko zasićenje npn tranzistora izbegnuto je korišćenjem spregnutog pnp tranzistora koji radi u aktivnom režimu.ovaj tranzistor relizovan je spregom dva pnp tranzistora, jednog lateralnog i jednog vertikalnog. 55

58 Digitalna logička kola u bipolarnoj tehnologiji Poprečni preseci ovog kola realizovanog u dve različite tehnike prikazani su na slici Pod (a) je klasična realizacija sa izolacijom realizovanom pn spojevima, dok je pod (b) korišćena znatno bolja tehnika izolacije oksidom. Slika Osnovno ISL kolo U kolu sa slike pod (a)dodatni p implant, koji delimično pokriva izolacionu p + oblast, smanjuje širinu baze lateralnog pnp tranzistora i na taj način smanjuje naelektrisanje baze spregnutog tranzistora. Pošto je emitorski kontakt na vrhu pločice, struja izvora ne može se direktno vezati za npn tranzistor.za to je potreban otpornik, koji najbolje realizuje jonskom implantancijom. Takođe, pošto se masa mora izvesti metalnom vezom (kod I 2 L mogla je i kroz n+substrat),gustina pakovanja je nešto manja nego kod I 2 L, ali je prosečno vreme kašnjenja ISL kola bolje za faktor 5.Sa injektorskom strujom od 200 A,minimalno vreme kašnjenja kola pod (a)je 2.7 ns a PDP faktor 0.5pJ.Kolo prikazano na slici 3.38 (b) odlikuje se znatno smanjenim dimenzijama.takođe, korišćenjem izolacije oksidom, smanjene su parazitne kapacitivnosti prema substratu. Kod ovog kola, sa injektorskom strujom od 65 A, kašnjenje je 2.3ns a PDP 0.1pJ. (a) (b) Slika Poprečni presek ISL kola, (a) izolovanog spojem, (b) izolovanog oksidom 56

59 Projektovanje mikroelektronskih kola 4. REGENERATIVNA LOGIČKA KOLA Pored do sada opisanih kombinacionih logičkih kola, postoji i druga klasa, tkz.sekvencijalna logička kola. Kod ovih kola izlaz ne zavisi samo od trenutnih ulaza već i od prethodnog izlaza. Njihova karakteristika je da je jedan ili više izlaznih čvorova vezan na ulaz.na taj način ostvarena je pozitivna, tj.regenerativna povratna sprega. Najjednostavnija sekvencijalna kola su bistabilna kola, a njihov najprostiji primer u digitalnim integrisanim kolima su: 1. Lečevi 2. Flip-flopovi Ova kola mogu sadržati neke od sledećih elemenata: 1. Bipolarne tranzistore 2. NMOS tranzistore 3. CMOS tranzistore Sledeća bitna familija regenerativnih kola koja generišu napone u funkciji vremena su multivibratori.oni sadže: 1. Bistabilna kola 2. Monostabilna kola 3. Astabilna ili oscilatorna kola 4.1. Osnovno bistabilno kolo Na slici 4.1(a) prikazana su dva logička invertora vezana u kaskadu kao i njihova prenosna karakteristika.ovde su V i2 i V u1 u fazi, tako da njihovim vezivanjem prenosna karakteristika ostaje ista.na slici 4.1(b) upravo je data šema sa dodatnom vezanim V i2 i V u1, i identična prenosna karakteristika. Treba primetiti da ovo kolo ima tri moguće radne tačke,od kojih su SiB stabilne, a C nestabilne tačke. Nizak naponski nivo u tački A rezultuje visokim nivoom V i1 na visok ivo. U ova dva slučaja uvek samo jedan invertor vodi dok je drugi isključen, a naponsko pojačanje je manje od 1. U tački C oba invertora vode, i pojačanje je veće od 1. Tačka C je nestabilna jer male promene napona Vu (može i šum) usled pojačanja većeg od 1, dovode do promene naponskog nivoa na izlazu, tk. dovode kolo u jedno od dva stabilna stanja. Da bi promenili stanje bistabilnog kola neophodno je pojačanje veće od 1. To se može ostvariti dovođenjem okidnog napona na ulazu(okidni impuls), koji će uz pomoć povratne sprege biti regenerisan, i na taj način izvršiti promenu stanja na izlazu. Širina okidnog impulsa treba da bude nešo veća od ukupnog vremena propagacije bistabilnog kola, što je u stvari dvostruko vreme kašnjenja logičkih invertora. 57

60 Regenerativna logička kola (a) (b) Slika 4.1. (a) Serijska veza i prenosna karakteristika 2 invertora, (b)bistabilno kolo i njegova prenosna karakteristika 4.2. SR leč Najjednostavnije bistabilno kolo je leč. Ovo kolo pamti okidni impuls, tako da je leč može koristiti kao memorijsko kolo SR leč sa NILI kolima Na slici 4.2 (a) data je logička šema SR leča realizovanog pomoću NILI logičkih kola. Po jedan ulaz ovih kola koristi se za realizaciju ukrštene povratne sprege, a drugi ulazi se koriste za dovođenje pobudnih signala za promenu stanja. Logički simbol leča prikazan je na sl.4.2 (b). Dva izlaza Q i Q su komplementarna, a po definiciji leč je setovan za Q = 1odnosno resetovan za Q = 0. Dovođenjem kombinacije S=1, R=0 na ulazu kola, izlazi se postavljanju u novo stanje Q = 1, Q = 0. Dakle SR leč je setovan. Dovođenjem kombinacije S=0, R=1, izlazi se postavljaju u drugo stanje Q = 0, Q = 1,,odnosno SR leč se resetuje.pošto se postavljanje željenog stanja vrši dovođenjem logičke jedinice na odgovarajući ulaz, kaže se da se ulazi aktiviraju visokim nivoom ili da je na ulazu aktivni nivo visok. Tako kada se na ulazu nalazi kombinacija S=0, R=0, na izlazu se ne dešava nikakva promena, tj. ulazi su neaktivni. Uslučaju S=1, R=1, oba izlaza će se nalaziti u stanju logičke nule i neće biti komplementarni. Ako se tada i S i R postave na nulu, stanje na izlazu ne može se predvideti jer zavisi koji će se ulazni signal prvi promeniti. Zato se S=R=1 naziva zabranjeno stanje. Opisani način rada SR NILI leč prikazan 58

61 Projektovanje mikroelektronskih kola je i u tabeli 4.2(c), koja se može nazati funkcionalnom tabelom. Ovde stanje a Q n+ 1 naredno stanje izlaza. Q n označava trenutno (a) (b) (c) Slika 4.2. (a)leč realizovan NILI kolima, (b) Logički simbol, (c) Funkcionalna tablica SR leč sa NI kolima SR leč može se realizovati i pomoću NI logičkih kola, što je i prikazano na sl.4.3(a). Razlika kod ovog kola u odnosu na realizaciju sa NILI kolima je to što su na ulazu aktivni niski nivoi, tj do promene stanja doći će kada je jedan od ulaza na logičkoj nuli. Ovo je označeno kružićima na S i R ulazima prikazanim na logičkom simbolu SR NI leča na slici pod (b). Na sl.4.3 (c) data je funkcionalna tabela. (a) (b) (c) Slika 4.3. (a) Leč realizovan NI kolima, (b) Logički simbol, (c) Funkcionalna tablica 4.3. JK flip-flop Povezivanjem dve povratne sprege može se prevazići nedefinisanost izlaza u slučaju da su oba ulaza (S i R) aktivirani u isto vreme. Tako realizovana komponenta naziva se JK flip-flop. Na slici 4.4 (a) prikazana je verzija ovog kola.vrlo bitan dodatak u odnosu na prethodno razmatrana bistabilna kola (lečeve) je ulazni takt signal CLK. Takt ima zadatak da sinhronizuje promene izlaza. Tako se i ulazi J i K nazivaju sinhronizovanim ulazima, pri čemu je J taktovani set signal a K taktovani reset. Sa logičkog simbola na slici 4.4 (b) može se uočiti da su sva tri ulaza aktivna na visokom nivou. Problem ove realizacije je što trajanje CLK impulsa mora biti manje od vremena propagacije flip-flopa. Funkcionalna tabela JK flip-flopa data je na slici 4.4 (c). 59

62 Regenerativna logička kola (a) (b) (c) Slika 4.4. JK FF, (a) Logička šema, (b)logički simbol, (c)funkcionalna tablica JK Master-Slave flip-flop JK Master-Slave flip-flop predstavlja kaskadnu vezu dva JK FF-a. Prvi se naziva "master"(gospodar),a drugi "slave"(sluga).kao što se vidi sa slike 4.5 (a)prvi FF aktivira se sa CLK a drugi sa CLK.Princip rada JK MS FF-a može se opisati korišćenjem vremenskog dijagrama signala takta sa slike 4.5(b).Kako CLK raste, CLK opada, tako da je posle vremena t 1 CLK pao dovoljno da onemogući ulaze NI kola slave-a.ovo izoluje slave od master-a tako da stanje slave-a ostaje zamrznuto. U trenutku t 2 CLK je porastao dovoljno da omogući ulazi NI kola master-a. Tako, u zavisnosti od stanja J i K povratnih sprega, stanje definisano J i K ulazima biće upisano u master kolo.pri silaznoj ivici impulsa CLK u trenutku t 3 pada dovoljno da onemogući ulaze NI kola master.a i na taj način zamrzava njegovo stanje. Konačno u trenutku t 4 omogućeni su ulazi u NI kola slave-a, tako se stanje iz master kola prebacuje u slave. Izlazi Q i Q ostavreni su sa izlaza FF-a.U ovom slučaju ne postoji ograničenje za maksimalno trajanje CLK impulsa, ali postoji ograničenje minimalnog trajanja, koje mora biti veće od vremena propagacije master FF-a. 60

63 Projektovanje mikroelektronskih kola (a) (b) (c) Slika 4.5. JK MS FF, (a)logička šema, (b)signal takta,(c)logički simbol Logički simbol JK MS FF-a prikazan je na slici 4.5(c) i kao što je i ilistrovano na slici uobičajeno je za FF da ima više od jednog J i K ulaza. Mali kružić na ulazu CLK signala označava da se stanje na izlazima menja sinhrono silaznoj ivici takta. Takođe ovde su prikazani i asinhroni signali set-a S D i reset-a R D. Problem u radu JK MS FF-a je što pojava gliča na ulazima može biti shavećena kao stvarna logička nula ili jedinica i biti upisana u master FF a onda i dalje preneta na izlaze. Moguće rešenje ovog problema su JK FF-ovi sa ivičnim okidanjem JK flip-flop sa ivičnim okidanjem Logički dijagram ovog FF-a prikazan je na slici 4.6 (a).sa CLK na visokom nivou,ulazi u NI kola kontrolisani su J i K povratnim spregama na isti način kao kod MS FF-a. Međutim ulazi u NI SR leč su onemogućeni sve dok CLK ne počne da pada. Kada CLK pada ulazna NI kola se koče, ali uz uslov da vreme tranzicije CLK signala nije veliko, kratak negativni puls pojaviće se, u zavisnosti od JK logike na ulazu, na nekom od ulaza SR leča. Vreme postavljanja leča je obično manje od 20ns, a kolo zanemaruje sve gličeve manje od tog vremena. Neke realizacije ovog JK FF-a zahtevaju stabilnost stanja na ulaznim linijama J i K neko vreme nakon taktovanja koje se naziva vreme držanja. Logički simbol JK FF-a sa ivičnim okidanjem prikazane je na slici 4.6.(b). Dodatak je mali znak > koji upravo označava ivično okidanje. 61

64 Regenerativna logička kola (a) (b) (c) Slika 4.6. JK FF sa negativnim ivičnim okidanjem, (a)logička šema, (b)logički simbol, (c)funkcionalna tablica D flip-flop Vrlo koristan FF, široko korišćen u digitalnim kolima i sistemima, za trenutno skladištenje podataka D FF. Jedan tip D FF-a prikazana je na sl.4.7(a). Invertor na ulazu obezbeđuje kompletnost ulaza za setovanje i resetovanje. Funkcionalna tabela, data na sl.4.7 (c) je vrlo jednostavna. Može se uočiti da uz taktovanje izlazni signal Q jednostano prati promene ulaza D. Postoje dva tipa D FF.ova. Prvi je D FF sa ivičnim okidanjem prikazan na sl.4.7 (a). Podatak se prenosi sa ulaza do NI leča samo na ulaznu ivicu CLK impulsa. Drugi tip D FF-a transporentni FF čiji je logički dijagram sličan onom sa slike 4.4 (a), s tim što su izbačene povratne sprege i što je J ulaz,a sada D, preko invertora doveden na K ulaz.promena stanja je omogućena dok je CLK signal na visokom nivou a stanje se zamrazva u toku niskog CLK-a. D n Q n (a) (b) (c) Slika 4.7. D FF, (a)logička šema, (b)logički simbol, (c)funkcioalna tablica 62

65 Projektovanje mikroelektronskih kola 4.5. TTL kola Većina TTL FF-ova realizovana je preko NI kola. Jednostavan primer SR FF-a dat je na sl.4.8. To je ustvari osnovni SR leč sa dodatkom CLK ulaza za sihronizaciju. Nešto komplikovanije kolo je D FF sa pozitivnim ivičnim okidanjem prikazano na slici 4.9.U osnovi izlaznog leča TTL (LS) NI logička kola.ulazna NI kola su nešto komplikovanija ali su to troulazna TTL (LS) kompatibilna kola. D ulaz se vodi samo na jedno, CLK i S D na dva, a R D logička ulaza. U TTL FF-ovima direktni asinhroni ulazi za setovanje i resetovanje su aktivni na niskom nivou. Sinhronizacija može biti realizovana bilo pozitivnom, bilo negativnom ivicom takta. (a) (b) (c) Slika 4.8: (a)električna šema, (b)logički simbol, (c) Tlocrt 63

66 Regenerativna logička kola (a) (b) (c) Slika 4.9. TTL(LS) D(FF), (a) Logička šema, (b) Logički simbol, (c)šema kola 64

67 Projektovanje mikroelektronskih kola 4.6. ECL kola Osnovno ECL logičko kolo je ILI/NILI kolo da se u ovoj tehnici najčešće koristi NILI tip SR leča, koji je dat na slici 4.10.Kako se ECL kola koriste samo za vrlo brza kola, tako su i ECL FF-ovi dosta složeniji od jednostavnog SR leča. (a) (b) (c) Slika SR leč (a)logička šema, (b)logički simbol, (c)ecl kolo Primer složenijeg kola je D FF sa pozitivnim ivičnim okidanjem sa slike 4.11.Može se zapaziti da je I funkcija (CLK signala i ulaza D) na ulazima ulaznog i izlaznog leča realizovana serijskim vezivanjem. To znači da je izvor emitorske struje za ECL NILI kolo, još jedno novo kolo sa uparenim emitorima. Struja u tim parovima tranzistora je kontrolisana linijama signala takta, čiji je napon pomeren na dole kako bi bio kompatibilan sa naponima V RM i V RS. CLK na niskom nivou (oko-1.7v), upravljačka struja, će teći kroz referentne tranzistore T RM i T RS, pa će izlazi master leča Q M i Q M pratiti promene na ulazu D. Međutim, ulazni tranzistori slave leča su zakočeni jer upravljačka struja teče kroz referentni tranzistor T RS. Kada CLK ode na viši nivo (oko 0.9V) ulazni tranzistori slave leča postaju aktivni i izlazi ovog leča preuzimaju stanje iz master leča. U isto vreme master leč se izoluje od ulaza D. Napajanjem je napon V RS napravljen nešto pozitivnijim od napona V RM kako bi kada CLK ode gore, okidanjem slave leča bilo nešto kasnije u odnosu na okidanje master leča. To obezbeđuje izolaciju ulaza D od master leča pre nego što provedu ulazni tranzistori slave leča. Može se takođe uočiti da se asihroni signali za set i reset vode direktno (mimo signala takta) na ulaze i master i slave leča. 65

68 Regenerativna logička kola (a) (b) (c) Slika ECL D FF sa pozitivnim ivičnim okidanjem, (a)logička šema, (b)logički simbol, (c) Električna šema 66

69 Projektovanje mikroelektronskih kola (a) (b) Slika ECL JK FF sa pozitivnim ivičnim okidanjem, (a)logička šema, (b)logički simbol Na sl.4.12 dato je kolo ECL JK FF-a. Korišćenjem kola ECL 100K familije radne učestanosti iznose i više od 600MHz I 2 L kola Jednostavan SR leč urađen na osnovu I 2 L kola prikazan je na slici 4.13.Po dva kolektora su potrebna za svaki logički izlaz. Dodatni ulazni inventori, za Si R, obezbeđuju aktivne visoke nivoe za kontrolu stanja leča. U datatku slike pod (b) nalazi se pojednostavljena šema kola sa simbolom koji predstavlja spoj pnp strujnog izvora i npn inventora. (a) (b) Slika SR leč,(a)logička šema, (b) Šema kola Na slici 4.14 prikazan je D FF sa begativnim ivičnim okidanjem. Tranzicija iz logičke šeme u električnu šemu je pojednostavljena korišćenjem prethodno uvedenog simbola i to je uobičajeni metod pri projektovanju sa I 2 L matricama gejtova. 67

70 Regenerativna logička kola (a) (b) Slika I 2 L D FF, (a)logička šema, (b)logički simbol, (c)električna šema (c) 4.8. NMOS kola Šema jednostavnog SR leča urađenog pomoću NMOS tranzistora sa ugrađenim kanalom u NILI konfiguraciji data je na slici 4.15.Kao što se može videti sa šeme M1,M2 i M3 čine jedno a M4,M5 i M6 drugo NILI kolo. (a) (b) (c) (d) Slika SR leč, (a)logička šema, (b)logički simbol, (c) NMOS kolo, (d) CMOS kolo Nešto komplikovanije NMOS bistabilno kolo na bazi NMOS tranzistora sa ugrađenim kanalom dato je na slici To je JK MS FF koji menja stanje sa opadajućom ivicom takta. 68

71 Projektovanje mikroelektronskih kola U master leču tranzistori sa ugrađenim kanalom postavljeni su tako da realizuju I funkciju za ulaze J i povratna sprega ka J, kao i za ulaze K i povratna sprega ka K.Izlazi master leča označeni su sa Q i Q. M M (a) (b) (c) Slika NMOS JK MS FF, (a) Logička šema, (b) Logički simbol, (c) Električna šema Na slici 4.17 prikazano je jedno dinamičko NMOS bistabilno kolo. Funkcionisanje kola slično je radu D FF-a. Sa CLK na visokom nivou, M5 vodi i stanje sa ulaza D se prenosi do M1.Posle dva baferska invertora Q će biti istovetno sa D. Ovde se radi o transparentnom leču jer Q prati promene ulaza D samo dok je CLK na visokom nivou. Kada CLK padne, M5 se isključuje. Opterećenje na M1 mora se obnavljati periodičnim taktom na M5. CLK se može zamrznuti, ali samo na visokom nivou. 69

72 Regenerativna logička kola Slika Jednostavan NMOS D FF za LSI primenu 4.9. CMOS kola Jednostavan SR leč realizovan CMOS NILI kolima prikazan je na slici 4.16(d), a CMOS D FF sa pozitivnim ivičnim okidanjem na slici električna šema tog kola jednostavno je izvedena iz logičkog dijagrama. (a) (b) (c) Slika CMOS D FF sa pozitivnim ivičnim okidanjem, (a)logička šema, (b) Logički simbol, (c) Šema kola 70

73 Projektovanje mikroelektronskih kola Ukrštene povratne sprege ulaznih i izlaznih lečeva realizovane su pomoću transmisionih gejtova TG2 i TG4. Transmisioni gejtovi TG1 i TG3 koriste se za upis podataka u ulazni, tj. izlazni leč. Kada je CLK na niskom nivou TG1 će provoditi i tako će se podatak sa ulaza D upisati u ulazni leč, dok će ulaz u izlazni leč usled neprovodnosti TG3 biti onemogućen. Kada CLK ode na visoki nivo D ulaz će biti otkačen, ali će stanje sa ulaza, jedno vreme postavljanja pre promene CLK, preći u izlazni leč i dalje do izlaznih baferskih invertora. Ovi invertori omogućuju upotrebu komponenti minimalnih dimenzija Uporedne karakteristike integrisanih flip-flopova iz različitih familija U tabeli 4.1 dati su uporedni podaci za po dve varijante CMOS, TTL i ECL tehniku. Tabela Šmitovo kolo Šmitovo kolo odgovara brzim promenama izlaznog signala na spore promene ulaznih signala. Bitna karakteristike ovog kola ja što prenosna karakteristika ima različite napone praga za rastuće, tj.opadajuće ulazne signale Šmitovo kolo sa uparenim emiterima Princip rada kola sa slike 4.19(a),sa prenosnom karakteristikom datom na slici 4.19 (b), je sledeći. Ako pretpostavimo da je ulazni napon Vin na niskom nivou (blizu OV), tada će T1 biti isključen a T2 u zasićenju, pri čemu će V E imati neku karakterističnu vrednost a Vi će biti V OL.Ovo odgovara tački a na prenosnoj karakteristici. Povećanje Vu do vrednosti određene tačkom b na prenosnoj karakteristici dovodi T1 na ivicu provođenja, dok T2 ostaje u zasićenju. Sada, mala promena Vin uvodi T1 u režim provođenja, dok napon na njegovom kolektoru V C1 pada. A pošto je V C1 = V B2 uključivanjem T1 isključuje se T2.Promena je brza zato što V B2 pada sa porastom struje kolektora T1, a napon na emiteru T2 raste sa porastom Vu.Otuda i promena na izlazu,gde u tački c Vi postaje V OH. Svako dalje povećanje Vu odvodi T1 u zasićenje dok T2 ostaje isključen, što ne menja nivo. Dakle u tački b dobijamo napon praga za prelaz sa niskog na visoki nivo, koji označava sa V T+. Ako sada pretpostavimo da Vu pada, to će uzrokovati pad napona V E. Međutim T2 ostaje isključen sve dok je T1 u zasićenju, tj. do neke tačke d na prenosnoj karakteristici. U tački d T1 prelazi u aktivni režim što uz dalje smanjenje Vu dovodi do 71

74 Regenerativna logička kola smanjenja V CE1. Na taj način T1 se isključuje a T2 počinje da vodi.opet, zbog regenerativne akcije promena je nagla tako da dolazi do prelaza iz tački d u tačku a, u kojoj je Vi=V OL. Ovde smo imali prelaz sa visokog na niski nivo, a odgovarajući napon praga je V T-. Razlika između dva napona praga naziva se histerezisni napon. (a) (b) Slika (a)osnovno Šmitovo kolo sa uparenim emiterima, (b)naponska prenosna karakteristika. Da bi izračunali napone praga kola sa slike 4.19 pretpostavimo da je V EE =0.7V, V EES =V0.8V i V CES =0.1V. Neka je Vu na niskom nivou, što znači da je T1 isključen, a T2 vodi u zasićenju. Tada je: I E 2 = I B2 + I C 2 (4.1) tj. VE 5 ( VE + 0.8) 5 ( VE + 0.1) = + (4.2) 1KΩ 3.9KΩ 2.6KΩ Rešavanjem dobijamo: V E = 1. 8V (4.3) i Vi = VOL = VE + 0.1V = 1. 9V (4.4) Kada V EE1 dostigne 0.7V, T1 se aktivira. Otuda VT + = VE + 0.7V = 2. 5V (4.5) Za izračunavanje V T- pretpostavljamo da je Vu na visokom nivou, što znači da je T2 isključen a da T1 vodi u zasićenju. Tada je Vi = VOH = VCC = 5V (4.6) Takođe (5 0.1) V I C 1 = = 1mA (4.7) ( ) KΩ pa otuda V i = ( 1mA)(1KΩ ) = 1V (4.8) Kada se ispuni uslov V CE1 =V EE2 =0.7V,T2 počinje da vodi pa 72

75 Projektovanje mikroelektronskih kola što daje Odatle (5 0.7) V I C 1 = = 0. 88mA ( ) KΩ (4.9) V E = ( 0.88mA)(1K Ω) = 0. 88V (4.10) V = V + 0.7V = 1. V (4.11) T E CMOS Šmitovo kolo CMOS Šmitovo kolo je na slici Sastoji se od 3 p-kanalna (M1 dom3) i 3 n-kanalna (M4 do M6) MOS tranzistora. Tranzistori M4 do M6 su minimalnih dimenzija.invertor M7,M8 je bafer za izlazni stepen koga čine M11 i M12. M9 i M10 obezbeđuju povratnu spregu koja povećava brzinu promena napona V X (a) (b) (c) Slika (a)cmos Šmitovo kolo, (b) Prenosna naponska karakteristika, (c) Logički simbol invertora sa Šmitovim kolom na ulazu Pretpostavimo da je V DD =10V i da su naponi praga V TN =4V i V TP =-4V.Ako je Vu=OV,M1 i M2 vodiće, ali zanemarljive struje pošto su M4 i M5 zakočeni. Tako je V Y =V X =10V i posle dva invertorska stepena Vi=V OH =10V. Tranzistor M6 je na ivici provođenja a V Z =V X - V TN =6V.Kada Vu poraste do V TN, M5 se uključuje ali M4 ostaje isključen zbog V Z =6V. Ipak, sada M5 i M6 formiraju invertujući NMOS pojačavač sa pojačanjem oko 2-Tako, kako Vu raste, V Z opada. Sa Vu=6V, V Z =2V i M4 se uključuje. Tada V X naglo pada na 0V isključujući M6. Posle dva invertorska stepena izlazni napon biće Vi=V OL =0V.Na prenosnoj karakteristici V T+ će biti 6V.Pad V X na nulu uključiće M3, koji pomaže u isključenju M2 dok V Y pada sa 10 V na V X - V TP =4V. Dok Vu pada sa 10 na 0 funkcionisanje kola je slično.međutim sada se M1 uključuje kada Vu dostigne 6V.M1 i M3 tada formiraju PMOS invertujući pojačavač sa pojačanjem od 2. Sa 73

76 Regenerativna logička kola Vu =4V, V Y =8V i M2 počinje da vodi, što izaziva brzi rast V X do 10V, isključujući M3 i uključujući M6. Na izlazu je Vi=10V za Vu=V T- =4V. Očito napon histerezisa je 2 V Multivibratori Grupa regenerativnih kola sa ogromnom primenom u vremenskim aplikacijama su multivibratorska kola. Mogu biti u jednom od sledeća 3 oblika: 1. Bistabilna kola 2. Monostabilna kola 3. Astabilna kola Flip-flopovi i lečevi su primer za bistabilna kola. Kod ovih kola postoje dva stabilna stanja, pri čemu kolo ostaje u jednom stabilnom stanju do nailaska okidnog signala, koji kolo prevodi u drugo stabilno stanje. Monostabilni multivibrator ima samo jedno stabilno stanje, u kome se nalazi do nailaska okidnog signala koji ga prevodi u tkz.kvazistabilno stanje. Povratak u stabilno stanje određen je parametrima kola. Ova kola koriste se za generisanje impulsa. Astabilni multivibrator nema stabilnih stanja.izlaz ustvari osciluje između dva kvazistabilna stanja. Trajanje svakog kvazi stanja određeno je parametrima kola. Ova kola koriste se za generisanje signala takta CMOS monostabilni multivibrator Jednostavan CMOS multivibrator realizovan preko dva CMOS logička kola prikazan je na slici 4.21 (a). Talasni oblici u specifičnim tačkama kola prikazani su na slici 4.21 (b). Prekidački napon praga V Th predstavlja napon V X pri kome dolazi do prelaska u stabilno stanje.u stabilnom stanju oba ulaza u kolo 1 su na niskom nivou,zbog toga što je Vu =0V, i što je V i2 nisko kao posledica povezanosti V X na V DD. Tako je V i1 na niskom nivou. U trenutku t 0 okidni impuls uzrokuje pad V i1 na 0V.Usled pada napona na otporniku R X,V X pada na 0V.Tada izlaz V i1 skače na V DD, i kolo prelazi u kvazistabilno stanje. Izlaz prvog kola je povezan sa ulazom drugog kola preko kondenzatora C X.Na ovom kondenzatoru napon se menja od 0V do V DD, sa vremenskom konstantom τ = R X C X. U trenutku t 1,kada V X dostigne vrednost V Th, V i2 pada na nulu i kvazi stanje se prekida. U skladu sa tim V i1 se vraća na vrednost V DD. Dakle na izlazu drugog kola zapravo smo dobili impuls, čije trajanje je određeno sa R X, C X i V Th. (a) (b) Slika (a)kolo monostabilnog multivibratorom sa CMOS NILI kolima, (b) Talasni oblici napona 74

77 Projektovanje mikroelektronskih kola Proračunom se dobija VDD t1 = τ ln (4.12) VDD VTh VDD a uz pretpostavku da je V Th = VT = sledi da je 2 t = 0. 69R C (4.13) 1 X X Napon praga CMOS kola je relativno nezavisan od promena temperature, pa je stoga širina izlaznog impulsa dosta stabilna.međutim, zbog proizvodnih tolerancija postoji razlika u vrednosti napona praga od serije do serije, što znači da za nepromenjene vrednosti R X i C X može doći do odstupanja u trajanju impulsa. Treba napomenuti i da je za ispravan rad kola potrebno da okidni impuls bude dosta kraći od željenog trajanja izlasnog impulsa CMOS astabilni multibibrator Osnovna verzija CMOS astabilnog multivibratora prikazana je zajedno sa karakterističnim talasnim oblicima na slici (a) (b) Slika (a) Astabilni multivibrator sa CMOS NILI kolima, (b) Talasni oblici napona. U trenutku t 0, usled toga što je V X = V T, V i2 skače sa OV na V DD. Takođe V X ide sa V T na V T +V DD. Kondenzator C X počinje da se prazni kroz odpornik R X i teži od 0V. U trenutku t 1, V X pada na V T i uslovljava prelazak V i1 na visoki a V i2 nanniski nivo. Takođe V X pada sa V T na V T -V DD. Kondenzator C X počinje da se puni kroz otpornik R X i u trenutku t 2 kada V X dostigne V T ceo ciklus se ponavlja. U slučaju da je V T = V DD /2 izlazni napon je simetričan i važi t1 t0 = t2 t1 (4.14) Tada je frekvencija oscilovanja da sa : 1 f = (4.15) 2.2R X C X Ovo kolo predstavlja evikasan način za generisanje signala takta do 1MHz učestanosti. 75

78 Regenerativna logička kola TTL monostabilni multivibrator Vremenska stabilnost multivibratora urađenih u TTL tehnologiji je inferirna u odnosu na realizacije u CMOS tehnologiji.ipak vlo popularna i efikasna serija integrisanih multivibratora je TTL serija 9600 koja se može naći u 74 ali i 74S i 74 LS familiji. Primer osnove za realizaciju kola serije 9600 dat je na slici 4.23.Tranzistori T1 do T3 su klasičan TTL kompatibilan ulaz. T4 i T5 dormiraju bistabilno, T6 i T7 monostabilno, a T8 i T9 Šmitovo kolo (sa uparenim emitorima). Na slici nisu prikazana baferska kola koja povezuju izlaz Šmitovog kola sa izlaznim TTL totem-pole kolima, tako da na izlazu imamo i Q i Q. Kada je T3 isključen,nema struje kroz T4 i T5.U monostabilnom klu T6 vodi dok je T7 isključen, tako da T8 vodi a T9 isključen. Na izlazu je stoga Q na niskom nivou.kolo menja stanje kada T3 počne da vodi (na ulazu IC logička funkcija je tačna). T5 tada počinje da vodi i bistabilno kolo se setuje. T5 kroz D4 uzima baznu struju T6 koji se isključuje, a struja kroz D3 aktivira T4 koji resetuje bistabilno kolo. Tako na izlazu bistabilnog kola (na kolektoru T5) dobijamo uzan okidni signal koji aktivira T7 i monostabilno kolo prevodi u kvazi stanje. To izaziva kočenje T8 i aktivira T9.Promena stanja na kolektoru T9 povezana je kroz baverska kola na izlaz tako da Q i Q takođe menjaju stanja. Kada se T7 ponovo uključi, C X počinje da se puni skladno vremenskoj konstanti R 10 C X i teži naponu napajanja. Monostabilno kolo se tada vraća u stabilno stanje jer napon baze T6 postaje dovoljan da T6 provede i da onda T7 ode u zakočeni režim. Sada C X nastavlja da se puni drugom vremenskom konstantom R X C X. Taj proces duži jer je R X >> R 10 Za neki određeni napon praga T8 počinje da vodi isključujući T9 što obara napon na njegovom kolektoru. Širina impulsa na izlazu data je relacijim: 0.7KΩ t = 0.32RX C X (1 + ) ns (4.16) RX Talasni oblici su specifilnim tačkama ovog kola prikazani su na slici (a) (b) Slika (a) Osnovno kolo monostabilnog multivibratora serije 9600, (b)talasni oblici kola serije 9600 Na slici 4.23 isprekidanom linijom označene su promene koje nastaju u slučaju nailaska ulaznog impulsa u toku generisanja izlaznog takta. Očito je da je ovo kolo retrigerabilno, jer novi impuls na ulazu uzrokuje produženje izlaznog impulsa. 76

79 Projektovanje mikroelektronskih kola IC 555 tajmer Ovo kolo je jš jedan primer vremenskog kola koje služi za generisanje impulsa trajanja dužeg od 1μs. Takođe,dovoljno je samo dve do tri spoljne komponente za formiranje astabilnog ili monostabilnog multivibratora. Tajmer 555 radi se i u TTl i u CMOS tehnologiji Tajmer kao monostabilni multivibrator Osnovna blok šema tajmera 555 povezanog tako da radi kao monostabilni multivibrator data je na slici Na istoj slici prikazani su i odgovarajući talasni oblici napona. (a) (b) Slika Osnovna blok šema tajmera 555, (a) povezanog kao monostabilni multivibrator, (b) Talasni oblici napona Osnovno kolo tajmera sastoji se od dva naponska komparatora,sr leča, tranzistora i izlaznog totem-pole stepena. Napon napajanja varira od 4.6 do 16V.Naponski komparatori su pojačivači sa pojačanjem preko 1000 puta. Imaju linearne ulaze i digitalne izlaze, i mala razlika ulaznih napona izaziva prelazak izlaza sa visokog na niski nivo i obratno. Referentni napon za komparatore ostvaren je pomoću tri jednaka otpornika, tako da ima vrednosti V CC /3 i 2V CC /3.U mirnom stanju leč je resetovan pa je na izlazu nizak nivo, tranzistor provodi u zasićenju. Napon na kondenzatoru C x je zato 0V. Ako uzmemo da je V CC =5V napon u tački A je manji od referentnog napona V 2 =3.3V a izlaz komparatora 2 je na niskom nivou. Sa naponom tačke B većim od napona V 1 =1.7V izlaz komparatora 1 je takođe nizak. Kolo prelazi u kvazistabilno stanje kada je V trig < V 1, tj. kada izlaz komparatora 1 skoči na visoki nivo, setuje leč, digne Q na visoki nivo i isključi tranzistor. Sada je kondenzatoru C x omogućeno punjenje ka naponu V CC skladno vremenskoj konstanti R X C X. Kada napon na kondenzatoru dostigne vrednost V 2 izlaz komparatora 2 ide na visoki nivo i resetuje leč. Q opet ide na niski nivo i uključuje tranzistor koji vrlo brzo prazni C x i završava kvazistabilno stanje. Širina pulsa je: PW = 1. 1R X C X (4.17) Tajmer kao astabilni multivibrator Realizacija astabilnog multivibratora pomoću tajmera 555 prikazana je na slici Pretpostavimo da je u trenutku t 0 leč upravo setovan, uslovljavajući dizanje Vi na visoki nivo i isključenje tranzistora. 77

80 Regenerativna logička kola Kondenzator C X počinje da se puni ka naponu V CC sa vremenskom konstantom τ 1 =(R A +R B )C X. U trenutku t 1, napon na kondenzatoru V K biće jednak naponu V 2 =2 V CC /3, što dovodi do resetovanja leča.tako Vi pada na niski nivo i uključuje tranzistor. Sada se C X prazni ka masi, vremenskom konstantom τ 2 =R B C X.U trenutku t 2,vaziće V K = V 1 =V CC /3, pa izlaz komparatora 1 setuje leč i ceo ciklus se ponavlja. (a) (b) Slika Blok šema tajmera 555, (a) povezanog kao astabilni multivibrator, (b) talasni oblici napona Širina prvog impulsa data je kao a drugog kao PW = t ln 2 = 0.69( R + R ) C, (4.18) 1 1 A B X PW = t ln R C B X (4.19) 2 2 = 78

81 Projektovanje mikroelektronskih kola 5. PROGRAMIBILNA LOGIČKA KOLA - PLD Programibilna logička kola PLD su integrisana kola koja krajnji korisnik može da programira prema zahtevima specifične primene. U tom smislu se PLD svrstavaju u grupu ASIC ili USIC. Njihovu strukturu čine standardna TTL, ECL, CMOS, BiCMOS i GaAs integrisana kola. Veze medju njima su programibilne na nivou silicijuma, odnosno galijum arsenida unutar integrisanog kola. Programiranjem tih veza krajnji korisnik vrši sintezu standardnih kola unutar PLD prema potrebnoj funkciji konkretnog zahteva. Jednom programirana funkcija može se menjati u potpunosti ili delimično. Drugim rečima, upisani sadržaj može se brisati. Zbog toga je jedno vreme bio aktuelan naziv PLD s mogućnošću brisanja i skraćenica EPLD. Obzirom da se brisanje prilikom svake promene podrazumeva, E se izostavlja iz naziva. U odnosu na ostale vrste ASIC, PLD pristup projektovanju ima nekoliko značajnijih prednosti: razvoj samog integrisanog kola je za nepoznatog korisnika. Zbog toga su proizvodne serije velike, a pojedinačna cena mala korisnik sam potpuno nezavisno od proizvodjača integrisanog kola konfiguriše (programira) krajnji sadržaj (funkciju) PLD, što nije slučaj kod ostalih tipova ASIC programirana funkcija može se više puta menjati. Stoga je PLD izuzetno pogodan u fazi razvoja. Projektant vrlo brzo može da menja zamišljeno rešenje i ispituje nova, sve dok ne dodje do optimalnog. Pri tome je izgubljeno vreme na konfigurisanju novog kola zanemarljivo malo (onoliko koliko je potrebno da se unesu novi podaci u razvojni sistem) razvojna oprema je jednostavna i PC orijentisana Prednosti PLD u odnosu na pristup projektovanju sa standardnim integrisanim kolima, očituje se u sledećem: jednim PLD može se implementirati veći broj SSI i MSI kola (jedan PLD sadrži nekoliko stotina do nekoliko desetaka hiljada gejtova). smanjen broj integrisanih kola na štampanoj ploči, zbog čega je ona jednostavnija veća pouzdanost znatno efikasnija zaštita od neovlašćenog kopiranja projekta brži, efikasniji i jeftiniji razvoj. Pojava novih PLD, s mogućnošću brzog brisanja i ponovnog upisivanja novog sadržaja, može se uporediti s pojavom mikroprocesora. Svaki na svoj način omogućavaju krajnjem korisniku da funkciju integrisanog kola prilagode svojim potrebama Struktura PLD Osnovni koncept strukture PLD zasnovan je na činjenici da se bilo koja logička funkcija može implementirati sumom logičkih proizvoda. Stoga glavni deo PLD čine dve logičke mreže: mreže sa I kolima za formiranje logičkih proizvoda (minitermi) i mreže sa ILI kolima, na čijim izlazima se dobijaju logičke sume 77

82 Programibilna logička kola Slika 5.1. Blok struktura PLD Arhitektura PLD može se predstaviti blokovima kao na sl.5.1. Osim pomenutih I i ILI mreža, postoje i izlazna kola preko kojih se ostvaruju: povratne veze s izlaza na ulaz, prilagodjenje izlaza s mogućnošću promene polariteta, dvosmernost izlaza u smislu da neki izlazni priključci mogu da budu korišćeni bilo kao izlazni bilo kao ulazni i memorisanje podataka i sinteza sekvencijalnih digitalnih kola Izlazne opcije Karakteristični izlazi kombinacionih PLD (sl.5.2.) poseduju opcije sa: aktivnim visokim izlazom S i, aktivnim niskim izlazom S i (linija sume završena invertorom), komplementarnim izlazima S i i Ŝ i i programibilnim polaritetom, tj. S i ili Ŝ i Slika 5.2. Razne opcije izlaza (a,b,c) 80

83 Projektovanje mikroelektronskih kola Polaritet izlaza programira se XILI kolom s programabilnim jednim ulazom. U neprogramiranom stanju (sl.28. b) taj ulaz je na masi, pa je izlaz S i, a u programiranom stanju spojen je na visoki nivo V H, tako da je izlaz Ŝ i. Na taj način se proširuju logičke mogućnosti sinteze složenijih funkcija i omogućava implementacija logičkih funkcija u obe forme: suma logičkih proizvoda i proizvod logičkih suma. Za ilustraciju toga posmatraće se sinteza sledeće dve funkcije: F 1 AB + AC, = F ( A + B)( A + ). = (5.1) 2 C Dvostrukom negacijom i koristeći DeMorganovu teoremu, F 2 se može pisati u obliku: ( A + B)( A + C) = ( A + B) + ( A + C) = AB AC F 2 = +. (5.2) Implementacija F 1 i F 2 je prikazana na sl.5.3. Slika 5.3. Ilustracija primene programiranja polariteta 5.3. PLD tehnologije Logičke ćelije su standardne TTL, ECL, CMOS I BiCMOS. Zbog toga su opšte karakteristike PLD usko vezane s karakteristikama pomenutih logičkih kola. Kada se govori o PLD tehnologiji, misli se na tehnologiju izrade programibilnih veznih elemenata. U tom pogledu globalno se razlikuju dve vrste PLD: PLD s pregorljivim osiguračima i PLD sa nmos tranzistorima s plivajućim gejtom. Pregorljivi osigurači od Hrom-nikla su po pravilu programibilne veze bipolarnih PLD. U procesu programiranja, kroz osigurač se propušta povećana struja koja dovodi do njihovog pregrevanja. Suštinski nedostatak ove tehnologije je u nemogućnosti višestrukog programiranja. Jednom pregorela veza ne može se više reprogramirati. Treba istaći i to da su PLD s pregorljivim osiguračima najstarija programibilna logička kola. CMOS i BiCMOS PLD koriste nmos tranzistor s plivajućim gejtom kao programibilni vezni element. Postojet tri tipa ovih tehnologija: UVCMOS, E 2 CMOS i FE 2 CMOS. Razlikuju se u odnosu na bipolarne u tome što omogućavaju višestruko brisanje i programiranje. 81

84 Programibilna logička kola UVCMOS tehnologija Tranzistor s plivajućim gejtom FAMOS i brisanjem ultravioletnom svetlošću je osnovni element UVCMOS tehnologije. Njegov poprečni presek je prikazan na sl.5.4 a). Sastoji se od dva polisilicijumska gejta: signalnog SG i plivajućeg FG. Plivajući gejt je "uronjen", odnosno skriven u sloju SiO 2 koji ga okružuje sa svih strana. Tako je on izolovan od okoline i "pliva" u SiO 2, odakle i potiče naziv plivajući gejt. Slika 5.4. FAMOS tranzistor: a) poprečni presek, b) programiranje i c) programiran E 2 CMOS tehnologija Ova tehnologija omogućava brisanje električnim putem. Programibilni element je FLOTOX tranzistor. On je veoma sličan FAMOS tranzistoru, s tim što je ovde smanjena debljina oksida izmedju plivajućeg gejta i drejna na oko 10nm ili manje. Kada je jačina električnog polja kroz tanki oksid SiO 2 veća od približno 10MV/cm = 10 7 V/cm, dolazi do deformacije energetskih nivoa na spoju Si-SiO 2, što dovodi do "tunelovanja" elektrona iz plivajućeg gejta kroz tanki izolator. U kvantnoj mehanici je ova pojava poznata kao tunelovanje FE 2 CMOS tehnologija Osnovni nedostatak FLOTOX ćelije jeste njena dvotranzistorska struktura. Selekcioni tranzistor povećava površinu ćelije i zato smanjuje gustinu pakovanja. FE 2 CMOS je alternativno rešenje izmedju FAMOS i FLOTOX ćelija. Koristi jedan tranzistor. Programiranje je putem lavinske injekcije vrućih elektrona, kao kod FAMOS ćelije, a brisanje Fovler-Nordhajmovim tunelovanjem. Dakle, pri programiranju signalni gejt i drejn tranzistora 82

85 Projektovanje mikroelektronskih kola su na povećanom pozitivnom naponu (od 10 do 15V), a sors je uzemljen. U toku brisanja drejn i signalni gejt su na masi, a sors i podloga su na povećanom pozitivnom naponu (10 do 12V). Tako se brišu sve ćelije PLD, a elektroni odvode u zapreminu podloge. U tome je razlika u odnosu na FLOTOX ćeliju. Pražnjenje plivajućeg gejta preko sorsa i podloge omogućava kontrolu napona praga neprogramiranog tranzistora na pozitivnoj vrednosti. Na taj način je osigurano da je memorijski tranzistor u oba stanja s indukovanim kanalom. Stoga je FE 2 CMOS ćelija jednotranzistorska kao i FAMOS. Slika 5.5. Principijelna struktura FE 2 CMOS ćelije U tabeli 5.1 date su uporedne karakteristike PROM realizovane u tri CMOS tehnologije: UVCMOS (ECMOS), E 2 CMOS i FE 2 CMOS. Uočljivo je da, u celini posmatrano, FE 2 CMOS ima najbolje karakteristike. Tabela 5.1. Karakteristike EPROM, E 2 CMOS i FE 2 CMOS Tehnologija Karakteristika EPROM E 2 CMOS FE 2 CMOS 16Mbit/(0,6μm Kapacitet memorije/tehnologija Površina čipa 1Mbit/(0,8μm) 16Mbit/(0,6μm ) ) 7,18x17,39mm 2 11,8x7,7mm 2 6,3x18,5mm 2 Površina ćelije 3,8μm 2 330μm 2 3,4μm 2 Vreme pristupa 62ns 120ns 58ns Vreme brisanja minute - - Vreme programiranja/reč 5μs 8ms/reči 4s/čip 5μs Ciklus brisanja/upisivanja Vrste PLD Postoji više kriterijuma za podelu PLD: prema tehnologiji, prema oblastima primene (kombinaciona i selekciona), prema unutrašnjoj strukturi i sl. U odnosu na strukturu razlikuju se sledeće grupe: programibilne ROM (PROM), programibilne logičke mreže (PLA), programibilna I logika (PAL), registarske PLD i programibilne gejtovske mreže (PGA). 83

86 Programibilna logička kola PROM PROM sadrži fiksnu I i programljivu ILI mrežu (sl.5.6). Fiksnu I mrežu čine svi logički proizvodi ulaznih promenljivih. Ako je n broj ulaza, onda PROM sadrži 2 n članova. Često se I mreža naziva adresni dekoder memorijskog sadržaja smeštenog u programibilnoj ILI mreži. Stoga je standardna prezentacija PROM kao na slici 5.6.b). Fiksna I mreža ima funkciju n/2 n dekodera, dok je programibilna ILI mreža predstavljena kao memorija od 2 n reči sa m bita. Prema tome, kapacitet PROM, izražen u rečima je jednak broju produktnih članova i iznosi 2 n, dok je kapacitet izražen u bitima 2 n x m, gde je m broj izlaza (broj bita u reči). Kontrolni ulaz CS služi za selekciju komponente u sistemima s većim brojem PROM komponenata. Slika 5.6. Struktura 2 n x m PROM PROM je memorija samo za čitanje. Koristi se za memorisanje konstanata i mikrokodova, kao pretvarač kodova i sl. Najstariji su PLD PLA programibilna Programljiva logička mreža PLA ima I i ILI programljive mreže. Stoga njena I mreža, za razliku od PROM, nije potpuna, tj. nema sve produktne članove. Dakle, broj produktnih linija kod PLA je: p < 2 n, (5.3) gde je n broj ulaza PAL Kod PAL-ova ILI polja su fiksna, a I programibilna. Otuda potiče naziv PAL. U fiksnoj ILI mreži svaka izlazna linija je trajno spojena sa specifikovanim produktnim članom. Stoga je standardno predstavljanje PAL kao na sl.5.7 b). Tako je šematski tačno naznačeno koji produktni članovi pripadaju odredjenom izlazu. 84

87 Projektovanje mikroelektronskih kola Slika 5.7. Struktura PAL-a: a) standardni PLD prikaz i b) PAL prezentacija Kao i PLA, tako i PAL ima ograničen broj produktnih članova (p<2 n ), što se nadoknadjuje programibilnošću svih I polja. Ograničen broj produktnih članova po svakom izlazu unosi izvesna ograničenja prilikom sinteze logičkih funkcija. Osim toga, jedan produktni član ne može se deliti na više izlaza. Stoga funkciju treba minimizovati kako bi imali što manji broj produktnih članova Registarske PLD Registarske PLD na svojim izlazima imaju flipflopove. Stoga su ove komponente pogodne za projektovanje sekvencijalnih digitalnih mreža. Opšta arhitektura registarskih PLD je prikazana na sl.5.8. Izlazi, u principu, mogu da budu kombinovani, kombinacioni i registarski, sa ili bez povratne sprege, s jednosmernim ili s dvosmernim izlaznim priključcima. Osim toga, neki flipflopovi mogu da budu skriveni unutar strukture. Preko njih se ostvaruju povratne sprege u I mrežu. Slika 5.8. Blok šema registarskih PLD Programibilne gejtovske mreže PGA Standardna gejtovska mreža GA je jedna vrsta ASIC koja se sastoji od mreže gejtova medjusobno nepovezanih. Nakon projektovanja korisničke funkcije, proizvodjač povezuje gejtove integrisanog kola u procesu metalizacije. Sadržaj takvog kola ne može se više menjati. 85

88 Programibilna logička kola Programibilne gejtovske mreže PGA imaju sličnu unutrašnju strukturu kao GA s tim što su veze korisnički programibilne i reprogramibilne. Dakle, kada je korisnik jednom kupio PGA on više ne zavisi od njegovog proizvodjača. Uz pomoć široko rasprostranjenih i relativno jednostavnih softverskih i hardverskih alata za projektovanje i programiranje on sam realizuje konačnu ciljnu funkciju. I što je vrlo važno, korisnik po potrebi može više puta reprogramirati sadržaj PGA. Budući da programiranje obavlja korisnik, dakle programira se u polju primene, često se koristi i oznaka FPGA Projektovanje sa PLD Projektovanje sa PLD (sl.5.9.) počinje definisanjem projektnog zadatka u odgovarajućoj formi. To je faza unošenja projekta u programski paket. Ostvaruje se preko: logičkih šema, logičkih jednačina, kombinacionih tabela (tabela istinitosti) i dijagrama stanja. Nakon toga projekat se opisuje logičkim jednačinama. Minimizacijom se te jednačine uprošćavaju. Simulacijom se proverava korektnost definisanog koncepta projekta. Slika 5.9. Proces projektovanja sa PLD Sekvencijalni delovi mreže, osim logičkih kola, sadrže i flipflopove. Projektna procedura počinje sledećim fazama: projektovanja dijagrama stanja i tabela stanja identifikovanje i otklanjanje redudantnih stanja izvodjenje prelazne tabele stanja selekcija tipova flipflopova i izvodjenje eksitacionih tabela za svaki flipflop izvodjenje eksitacionih jednačina iz tabele stanja izvodjenje izlaznih jednačina iz tabele stanja mapa logičkih kola i flipflopova izvedenim jednačinama. Pri selekciji tipa flipflopova treba imati na umu da neke PLD komponente imaju fiksan, a neke programljiv tip flipflopa. 86

89 Projektovanje mikroelektronskih kola 6. PROJEKTOVANJE KOLA ZA LSI I VLSI Kola prikazana u poglavljima 2 i 3 u principu su dovoljna za projektovanje digitalnih sistema. U stvari, gotova sva digitalna integrisana kola nivoa integracije SSI i MSI, su napravljena kombinovanjem ovih kola. Tranzistorsko-tranzistorska TTL tehnologija i komplementarna MOS (CMOS) su najpopularnije tehnologije na nivoima SSI i MSI. Nekoliko stotina različitih kombinacija kola postoji kao individualna komponenta u svakoj od ove dve tehnologije. ECL se koristi za izradu kola velikih brzina, dok se NMOS tehnologija u principu ne koristi u SSI i MSI kolima. Komponente izrađene u SSI i MSI se rade u velikim serijama, nisu specijalizovane za određene aplikacije, imaju velike margine šuma i veliki fan-out. Za mnoge aplikacije poželjno je povećanje broja logičkih kola na čipu. Najbolji rezultati postignuti su modifikacijama kola iz poglavlja 2, 3 i 4. Te modifikacije omogućuju njihovu primenu u LSI i VLSI čipovima. Tako, npr. kola koja su vezana samo za kola na istom čipu mogu se projektovati sa manjom marginom šuma i manjim fan-outom što dovodi do povećanja gustine pakovanja i smanjenja potrošnje snage Matrice gejtova ( Gate arrays- GA) GA spadaju u semicustom integrisana kola. Sastoje se od 100 do nekoliko hiljada NILI i NI logičkih kola,poređanih u redove i kolone. Četor do šest nivoa maski je standardizovano i služi za izradu tranzistora i drugih elemenata kola.za definisanje konačne funkcije GA kola koristi se dodatnih jedna do pet maski. Ove maske u stvari definišu međuveze potrebne za željenu aplikaciju. One mogu biti isprojektovane i primenjene brzo bez dodatnih troškova u odnosu na izradu kompletnih LSI sa istom finkcijom.ga se koriste tamo gde mogu da zamene od 5 do 50 odvojenih SSI i MSI čipova.tako se ostvaruje smanjenje fizičkog prostora, potrošnje snage i ukupne cene celokupnod digitalnog sistema.takođe se povećava pouzdanost i brzina rada zbog znatnog smanjenja veza CMOS GA Logička analiza i projektovanje kola u tehnici GA je pojednostavljeno i brzo zato što se koristi mali broj standardnih logički funckcija. CMOS GA obično koriste NI i NILI kola prikazana u poglavlju 2. Slika 6.1 prikazuje četir nivoa CMOS matrice gejtova. Na sl.6.1 (a) data je realizacija 4 NMOS i 4 PMOS tranzistora.postoji dva moguća kontakta za svaku oblast difuzije, levo i desno od vertikalne linije metala, i za svaku liniju polisilicijuma, na levom i desnom kraju. 129

90 Projektovanje kola za LSI i VLSI Slika 6.1. CMOS matrica gejtova, (a) Osnovni blok, (b) Praktična realizacija međuveze, (c) JK flip-flop. Tranzistori u ovom kolu mogu biti povezani na različite načine i tako formirati invertore, NILI ili Ni logička kola sa 2 do 4 ulaza. Slika 6.1 (b) prikazuje međuveze potrebne za formiranje jednog dvo-ulaznog NI kola. Istovetno kolo moguće je formirati korišćenjem donjeg dela ovog bloka. Na slici 6.1 (c) prikazana su 3 bloka i potrebne veze za formiranje JK flip.flopa čija je logička šema data na slici 4.4. NMOS tranzistora na dnu i na vrhu vezani su na masu i tako stalno isključeni. To je učinjeno kako bi difundovane oblasti mogle da vode povratne veze ispod linije metala.ovo kolo realizovano je samo sa jednim slojem metala, ali su kod složenijih kola obično potrebni još jedan sloj metala i veze između dva metala sloja radi efikasnog povezivanja. CMOS GA čip se sastoji od velikog broja istovetnih blokova.prostor između blokova naziva se kanal veza i koristi se za povezivanje blokova.na ivicama čipa nalaze se padovi za bondovanje. Takođe, tu su i ulazno/izlazni blokovi koji se koriste kao izlazni baferi, binarni ili 3- state izlazni baferi, ili kao bidirekcioni ulazno/izlazni baferi Matrice gejtova sa bipolarnim tranzistorima Matrice gejtova sa najkraćom propagacijom signala urađene su sa ECL kolima opisanim u poglavlju 3.Zbog složenosti kola i njihove pojedinačne disipacije, od 10 do 50 mw, samo nekoliko stotitna njih može se staviti na jedan čip. Za čipove od 1000 i više logičkih gejtova potrebna su jednostavna kola sa malim brojem elemenata, naponima napajanja manjim od 5 V i promenom logičkog nivoa između 0.2 i 1 V. Standardna TTL i ECL kola se koriste na ulazno/izlaznim čvorovima LSI čipa, kako bi obezbedila standardne logičke nivoe i margine šuma za spoljne veze. 88

91 Projektovanje mikroelektronskih kola Na sl.6.2 data su bipolarna logička kola koja se mogu koristiti za izradu matrica gejtova. Pod (a) je RTL tj Otporničko-tranzistorska logika, a pod (b) pojednostavljena Šotki TTL. Na sl.6.2 (c) data je CML tj. logika sa strujnim prekidačem koja se koristi za operacije sa taktom do 20 MHz. Sledeće tehnike omogućavaju veće brzine jer je kod njih izbegnut spori invertujući tranzistor. Integrisana Šotki logika ISL prikazana je na sl.6.2 (d) i srodna je Šotki tranzistorskoj logici STL sa slike pod (e), i obe su opisane u poglavlju 4. Omogućavanju velike brzine rada zbog toga što sadrže invertujuće tranzistore sa dodatkom Šotki diode između baze i kolektora ili dodatni pnp tranzistor. Datak tranzistora ili dv različita tipa Šotki dioda usložnjava postupak izrade. (a) RTL (b) STTL (c)cml (d)stl Slika 6.2: Bipolarna kola u LSI matrici gejtova 89

92 Projektovanje kola za LSI i VLSI Ograničenja GA Kompleksniji digitalni sistem, naročito ROM i RAM, nemogu se efikasno realizovati korišćenjem GA. Nedostaci u radu memorija mogu se pojaviti usled potrebe za velikim brojem veza. Za projektovanje veza kod GA sa nekoliko stotina gejtova neophodno je korišćenje kompjuterski bazirane opreme. Tako, logički simulatori proveravaju da li će specifična gejtova i međuveza obezbediti željenu logičku funkciju.programi za postavljanje i trasiranje koriste se da uspostave relativne lokacije pojedinih gejtova na čipu i da projektuju tačne putanje pojedinih veza. Zatim vremenski simulatori uključuju sve parazitne kapacitivnosti i otpornosti veza i proveravaju da li će konačno realizovano kolo moći da radi ispravno na željenoj učestanosti. Na kraju, finalni raspored veza mora biti automatski preveden u format potreban za generisanje maski za proces metalizacije. Ograničenje GA ogleda se u neiskorišćenosti matrice jer programi za postavljanje i trasiranje nemogu optimalno da iskoriste prostor kanala veza, tako da može doći do ispunjenja kanala i pre nego što se realizuje željena funkcija. U praksi se teško postiže iskorišćenje veće od %. Tako je potrebno koristiti ili veći čip ili više manjih Standardne ćelije (SC) Ova tehnika se zasniva na korišćenju biblioteke standardnih ćelija, od kojih su mnoge složenije od osnovnih logičkih kola. Ovaj pristup projektovanja našao je primenu u NMOS i CMOS tehnologiji. Pored osnovnih ćelija (osnovna logička kola NI i NILI) dodate su ćelije kao ekskluzivno ILI,ILI-I-NE, D i JK flip-flop, potpuni sabirač, ROM i RAM.Projektovanje LSI kola zasniva se na izboru najpogodnijih ćelija za realizaciju željene funkcije, i njihovog postavljanja i povezivanja uz pomoć računara.ovde postoji i određeni stepen slobode u odnosu na GA zbog mogućnosti određivanja širine kanala veza i na taj način postavljanja željenog broja liniji. Kod SC tehnike tlocrt komponente i veze u okviru komponente, kada se koristi su uvek iste, ali je postavljanje ćelije jedinstveno za svaki čip. Tako je postupak izrade jedinstven za svaku masku, što znatno poskupljuje fabrikaciju, ali je zato i znatno veća gustina digitalnih funkcija po jedinici površine čipa Programabilne komponente Kombinacione logičke funkcije mogu biti realizovane tkz. sumama logičkih proizvoda. Sume proizvoda bazirane na osnovnim logičkim kolima mogu se izprojektivati korišćenjem bilo koje od sledećih konfiguracija:i-ili,ni-ni, NILI-ILI.ILI-NI. I,NILI,NILI- NILI,NI-I,ili ILI.I. Upravo na ovome se zasnivaju programabilne komponente. Njihova prednost u odnosu na GA je u tome što je u visoko definisane geometrijske strukture slične ROM-u.Logička funkcija određena je prisustovom ili odsustvom kontakata ili veza na fiksnim, prethodno definisanim pozicijama u provodničkom sloju.kao i kod ROM-a i postoji mogućnost programiranja fiksnim matricama ili električnim putem. Električno programisanje zasnovano na topljenju veza zastupljeno je u komercijalnim standardnim čipovima FPLA (field.programmable logic arrays) i PAL (programmable array logic). Kod ovih čipova varira broj ulaza, izlaza i mogućih proizvoda. 90

93 Projektovanje mikroelektronskih kola Ove komponente mogu biti korišćene i za realizaciju sekvencijalnih mreža, jednostavnim dodavanjem registarskih ćelija (D ili SR flip-flipova) i uvođenjem povratne sprege uz pomoć trostatičkih invertora PLA programabilne logičke matrice Blok dijagram koji prezentuje organizaciju jedne PLA komponente prikazan je na slici 6.3.Ovde je korišćena organizacija sa jednom I i jednom ILI matricom. Slika 6.3. Blok dijagram PLA komponente Električne šeme PLA realizovanih u NMOS i bipolarnoj tehnologiji prikazane su na slikama 6.4 (a) i 6.4(b). Kod NMOS realizacije implementirana je logika NILI-NILI, a kod bipolarne logike I-ILI. Sa slika se vidi da imamo praktično po dve matrice. Izlazi prve matrice su proizvodi koji se vode na ulaze druge koja na izlazima daje željene sume prozvoda. Slika 6.4. PLA, (a) NILI-NILI NMOS, (b) I-ILI bipolarna Na sl.6.5 dat je tlocrt pojedinih blokova MOS realizacije PLA komponente. Tlocrt pod (a) predstavlja realizaciju I matrice PLA komponente. Dimenzije odgovaraju dvo-mikronskoj tehnologiji i izražene su parametrom lambada.polisilicijumske linije koriste se za ulazne promenljive, difuzione linije vezane su na masu, dok se linije urađene u sloju metala koriste za izlazne proizvode. Tlocrt pod (b) predstavlja deo za prilagođenje na sledeći stepen (na ILI matricu). Ovde se proizvodi(izlazni I matrice) sa metalnih linija prebacuju na linije urađene u sloji poli-si, da bi se vodili na gejt elektrode tranzistora ILI matrice. Tlocrt pod (c) je realizacija ILI matrice. U linijama metala izvode se kao izlazi suma proizvoda, dok je difundovani sloj iskorišćen kao veza za masu. 91

94 Projektovanje kola za LSI i VLSI (a) (b) (c) Slika 6.5. Tlocrt pojedinih blokova MOS PLA, (a) I matrica, (b)međuveza I i ILi matrice, (c) ILI matrice PAL programabilne logike sa fiksnom ILI matricom Karakteristika PAL komponente je da imaju programabilnu I matricu, fiksnu ILI matricu i da su na izlazima trostatički invertori, koji se aktiviraju kombinacijama ulaznih promenljivih. Takođe poseduju i bidirekcione priključke, tj. oni mogu biti ulazni ili izlazni u zavisnosti od signala dozvole na trostatičkim invertorima PAL komponente se programiraju topljenjem veza dovođenjem višeg napona na pojedine priključke. Programiranje može da se vrši i uz pomoć simboličkih programskih jezika koji generišu napone na programatoru. 92

95 Projektovanje mikroelektronskih kola 6.4. Projektovanje VLSI kola Tehnike projektovanja prikazane u prethodnim odeljcima ovog poglavlja nemogu se uspešno i zadovoljavajuće primeniti u izradi složenih digitalnih sistema kao što su memorije, mikroprocesori ili specijalizovana mikroprocesorska periferna kola. Za ovakve složene primene dizajn kola i tlocrt čipa moraju biti optimizirani, kako bi dali zadovoljavajuću gustinu pakovanja, brzinu rada i nisku potrošnju. Dizajn kola za ove primene obično traži odstupanja od osnovnih karakteristika koje treba da zadovolji jedno logičko kolo, a koje su date u poglavlju 1. Kada se to uspešno uradi, kao rezultat dobijamo povećanje gustine pakovanja i veću brzinu rada uz manji utrošak snage. Izrada tlocrta složenih komponenti zahteva poznavanje odnosa između geometrije kola i njegovih performansi. Mera dobrog dizajna je odnos između ukupnog broja tranzistora na čipu i individualno projektovanih tranzistora. Ovaj odnos treba da bude što veći VLSI logička kola Na sl.6.6 prikazano je standardno NMOS logičko kolo ali i neke usavršene verzije specijalno projektovane za VLSI kola. Slika pod (a) predstavlja standardno dvo ulazno NILI kolo, a pod (b) poboljšano dvo ulazno NILI kolo sa push-pull-om.na slici 6.6. (c) data je realizacija višeulaznog NMOS kola, kod koga je za svaki dodatni izlaz potreban dodatni NMOS tranzistor. (a) (b) (c) Slika 6.6. Standardna i usavršena NMOS logička kola, (a)standardno NILI kolo, (b) push-pull NILI kolo, (c) više izlazno logičko kolo 93

96 Projektovanje kola za LSI i VLSI Slika 6.7. CMOS domino kolo Na slici 6.7 prikazano je tkz. domino logičko kolo.urađeno je u CMOS tehnoligiji, i pripada familiji dinamičkih kola. U konkretnom slučaju sa slike, realizuje funkciju oblika F = ABD + EF (6.1) kao i njen komplement. Funkcija sa N ulaza može se realizovati sa samo N+2 tranzistora, a njen komplement sa dodatnim CMOS invertorom.tranzistor M2 služi za prednapajanje izlaza, a M1 je tranzistor izračunavanja. Njima upravlja signal takta ϕ. Dakle za svaki dodatni logički ulaz potreban je samo jedan dodatni tranzistor. Odavde sledi zaključak da je najpovoljnije projektovanje složenijih logičkih funkcija, jer se tako štedi upotrebljeni prostor. Stoga treba izbegavati dvo ulazna logička kola. Vrlo bitna je i činjenica da svi tranzistori sem M3 i M4 mogu biti minimalnih dimenzija, jer se njihova uloga svodi samo na punjenje i pražnjenje kondenzatora C1.Invertor M3-M4 služi i kao izlazni bafer, i projektuje se za željeni fan-out. Slika 6.8. Spoj registar-registar i vremenski dijagrami 94

97 Projektovanje mikroelektronskih kola Slika 6.8 ilustruje pojednostavljenu upotrebu domino logike u delu aritmetičke jedinice VLSI procesora. Pored električne šeme prikazani su i potrebni signali takta. Za izvor ulaznih podataka uzet je registar R1, sastavljen od MS flipova.izlazi ovog registra su upotrebljivi svo vreme sem u toku podizanja takta F2.Izlazi kombinacione mreže skladište se u drugi MS registar R2, za vreme pada takta F2.Na slici su prikazana samo dva nivou korišćene logike. U praksi je između registra potrebna kaskadna veza pet i više ovakvih nivoa. Za domino logiku je bitno da su izbegnuti problemi gličeva i vremena trke. To je posledica toga što izlazi prave najviše jednu promenu sa niskog na visoki nivo u toku jednog radnog ciklusa. Prikazano kolo je neinvertujuće, ali se inverzija signala može ostvariti ako se registar R1 i R2 realizuju sa dodatnim komplementinim ulazima i izlazima. Slika 6.9. Domino PLA Na slici 6.9 prikazana je još jedna primena domino logike. Ovde se radi o PLA kolu realizovanom sa dva domino nivoa,gde prvi predstavlja I a drugi ILI matricu. Kod I matrice na svakom preseku reda i kolone nalazi se tranzistor ili kratka veza. Kratka veza se tehnološki najbolje realizuje selektivnom implantacijom dopanata, koja daje tranzistor koji vodi bez obzira da li je na njegovom gejtu 0 ili 5. Svaki izlaz iz I matrice kompletiran je CMOS invertorom koji vodi na ulaze ILI matrice. Ova matrica realizovana je tranzistorima ili otvorenim vezama na presecima redova i kolona. Takođe, svaki izlaz kompletiran je CMOS invertorom. Ovako urađena PLA odlikuje se velikom brzinom i vrlo malom potrošnjom. Uglavnom se koriste NMOS tranzistori Smanjenje vremena kašnjenja u matricama Neželjena pojava kod struktura sa matricama (ROM, RAM,PLA) je što se na liniji redova i kolona povezuje mnogo komponenti i tako ih čine visoko kapacitivnim. Vreme propagacije može se smanjiti bez povećane potrošnje snage, vezivanjem linija redova i kolona na pushpull drajvere. Slika 6.10 predstavlja realizaciju NMOS kola sa push-pull drajverom koja se često naziva superbafer 95

98 Projektovanje kola za LSI i VLSI Slika NMOS superbafer Dalje smanjenje kašnjenja kroz matrice može se postići detektovanjem logičkog izlaza kada dođe do male promene napona, mnogo manje nego što je normalno V OH V OL. Standardni NMOS i CMOS invertori, koji rade na 5 V, za promenu stanja na izlazu traže promenu napona na ulazu od 2 do 2,5V, u odnosu na nivoe V OL i V OH. Na slici 6.11 prikazana su dva dodatna kola za bržu detekciju nivoa izlaznih podataka. Ako se koriste van memorija ova kola se mogu nazvati detektori napona praga ili prijemnici linija. Zahtevaju promenu napona na ulazu od samo nekoliko desetina volta kako bi na izlazu dali znatno veće promene. (a) Slika NMOS detektori napona praga (b) Kod kola sa slike pod (a) tranzistor M1 obezbeđuje struju za linije kolona.kada nema provodnog puta od linije kolone do mase, stabilno stanje ulaza je nešto više od V T za M2, a njegov napon na drejnu je malo veći od 2V T. Struja teče kroz M2 i M3 dok je M1 na ivici provođenja. Kada struja I X teče ka masi kroz liniju kolone, napon kolone pada. Vrlo malo smanjenje napona kolone je dovoljno da zakoči tranzistor M2, i tako dozvoli dizanje napona drejna V DD.Pomerač nivoa M4-M5 i invertor M6-M7 koriste se da spuste izlazni nivo dosta ispod V T, i tako povrate standardne margine šuma. Jednostavniji detektor napona praga prikazan je na slici 6.11(b).Ovo kolo izvedeno je iz više izlaznog kola sa slike 6.6(c).Kolo radi na sledeći način. Dok ulazna struja I X ne teče, ulazni napon raste dok M1 ne dođe na ivicu provođenja. To se dešava za Vu=3V.Napon gejta tranzistora M3 raste do V DD, dajući standardno V OL iz invertora M3-M4.Kada I X počne da teče, V 2 počinje da pada mnogo brže nego Vu jer M1 radi u zasićenju. 96

99 Projektovanje mikroelektronskih kola Dekoderi i multiplekseri ROM i RAM, kao matične strukture, za očitavanje podataka koriste dekodere i multipleksere. Dekoderi se obično koriste za selekciju reda a multiplekseri za selekciju kolone. Složenost NI i NILI dekodera sa jednim stepenom prikazanih na slikama 5.8(a) i 5.8(b) postaje prevelika za velike matrice. Tako npr. NILI dekoder za selekciju jednog od 256 redova traži 256 osmo-ulaznih NILI kola. Ovde ne samo da imamo preveliki broj tranzistora i veliku potrošnju, već i kapacitivnost na izlazu 8 ulaznog NILI kola počinje značajno da utiče na vreme propagacije signala. Dekoderi i multiplekseri za velike matrice, najbolje se projektuju korišćenjem dva ili tri steoena.primer dvo-stepenog dekodera prikazan je na slici Pod (a) prikazana je logička šema kola. Radi jednostavnosti data je selekcija jednog od 16 redova. Četvorobitna adresa A1-A4 se deli u dva dela koja dekodovanjem daju svaka jednu od četiri selekcije. Za ovo je potrebno osam 2-ulaznih NILI kola. Izlazi iz prvog stepena označeni su kao x i i y i, gde i ide od 1 do 4. Formiranjem logičke I funkcije sa svim kombinacijama x i i y i ostvaruje se željena selekcija 1 do 16.Ukupno šesnest 2-ulaznih I kola potrebno je za realizaciju ovog stepena. Na slici 6.10 (b) data je moguća CMOS realizacija opisane logike. Zbog boljih karakteristika korišćena su NI umesto NILI kola. I kolo realizovano je pomoću dva tranzistora i bez napajanja. U odnosu na složenije dekodere sa jednim stepenom ovde je broj tranzistora neophodnih za selekciju znatno manji. (a) (b) Slika (a) logički dizajn dvostepenog dekodera reda, (b) izgled kola dvostepenog dekodera za 4-bitnu selekciju Izlazni baferi Logička kola u VLSI, sa minimalnim dimenzijama od 1.5 do 2 mikrona imaju ulaznu kapacitivnost od 50 ff i manje. CMOS i NMOS kola imaju vremena propagacije signala od 0.3 do 1 ns sa uobičajenim brojem kola istog čipa vezanih na izlaz. Dok su se minimalne veličine i kapacitivnosti elemenata VLSI kola zadnjih godina smanjivale, dimenzije i kapacitivnosti pakovanja čipa i štampanih veza ostale su gotovo iste. Pošto je kod MOS kola vreme kašnjenja proporcionalno kapacitivnom opterećenju na izlazu, to u slučaju direktonog vezivanja spoljašnjih komponenti na izlaze kola sa čipa, znači znatno povećanje vremena kašnjenja.umesto direktnog priključivanja, radi smanjenja vremena propagacije, koriste se 97

100 Projektovanje kola za LSI i VLSI kao međuveza specijalna baferska kola, koja predstavljaju kaskadu nekoliko dimenziono rastućih stepena. Pojednostavljena logička šema izlaznog bafera sa slike 6.13 može se iskoristiti za proračun optimalnog broja stepena koji će dati minimalno kašnjenje. Slika N-stepeni izlazni bafer Ulazna kapacitivnost invertora je C G, a izlano opterećenje C 1.Odnos C 1 /C G označava sa Y. Pretpostavimo da je broj stepena N i da je izlazni faktor granjanja F. Jedan od ova dva parametra uzima se kao fiksan. Ako vreme kašnjenja od jednog do drugog identičnog stepena označimo sa t p, ukupno vreme kašnjenja bafera biće: Veza između Y i F biće: t B = NFt p (6.2) InY = N ln F (6.3) tako da iz ove dve jednačine sledi: t F = lny (6.4) ln F B t P Diferenciranjem jednačine (6.4) po F i izjednačavanjem sa nulom dobija se da je t B minimalno F=2.72=e. Tako npr. u slučaju da je Y =1000, minimalno kašnjenje uz korišćenje bafera biće 18.8t p, umesto 1000 t p kada se bafer ne koristi. 98

101 Projektovanje mikroelektronskih kola 7. Poluprovodničke memorije Moderni digitalni sistemi zahtevaju mogućnost skladištenja i obnavljanja velike količine informacija velikim brzinama. Memorije su upravo takve komponente koje skladište podatke u velikim količinama. U ovom poglavlju obrađen je dizajn i analiza LSI integrisanih memorija, poznatijih kao poluprovodničke memorije. Projektovanjem se tezi ostvarenju što je moguće veće gustine, niže potrošnje i što veće brzine rada. Slika 7.1 (a) prikazuje registar za skladištenje podataka. Ovakav registar može se realizovati korišćenjem SR ili D flip-flopova za svaki bit. Kapacitet se povećava povećanjem broja korišćenih registara. Ipak, nije ekonomski logično praviti velike memorije na ovaj način, jer svaki flip-flop iz registara zahteva nekoliko tranzistora i ima dve ili više veza za pristup podacima. Na taj način se površina čipa, a stoga i cena velikih memorija projektovanih na ovaj način povećava. (a) (b) Slika 7.1: (a) Registar, (b) Organizacija memorije Zato se memorijske ćelije, u odnosu na registarske, značajno uprošćavaju žrtvovanjem većeg dela karakteristika digitalnih kola. Tako se zadržava sama logička funkcija, ali kvantizacija amplituda, regeneracija logičkih nivoa i fan-out mogu biti žrtvovani. Tako se kompleksnost pojedinačne memorijske ćelije značajno umanjuje, a kasnije se na nivou memorijskog čipa potrebne karakteristike vraćaju pomoću perifernih kola. Ova periferna kola su projektovana tako da ih može koristiti više ćelija. Preovlađavajuća organizacija memorije prikazana je na slici 7.1 (b). Ovakva memorija naziva se memorija sa slučajnim pristupom ili skraćeno RAM (random access memory), što znači da se podacima može pristupiti po želji (i za upis i za čitanje). Memorijska matrica ćelija za RAM sastoji se od najjednostavnijih skladišnih kola koja dele zajedničke veze raspoređene vertikalno i horizontalno. Ćelija se selektuje za korišćenjem izborom jednog reda i jedne kolone. Red i kolona određuju se dekodovanjem binarno kodovane adresne informacije. Kolo za upis/ čitanje određuje režim rada. RAM za upis i čitanje podataka, mogu skladištiti informacije u flip-flopove ili kao opterećenje na kondenzatorima. Pošto ove memorije koriste aktivne elemente isključenjem napajanja podaci se nepovratno gube. 129

102 Poluprovodničke memorije ROM (read only memories) skladište informacije o odnosu na prisustvo ili odsustvo dioda ili tranzistora, koji povezuju redove i kolone. ROM takođe koristi organizaciju sa slike 7.1 (b). ROM ne gubi podatke isključenjem napajanja. Razlikujemo više tipova ROM u odnosu na način upisa informacija. Najjednostavnije ROM realizovane su fiksnim maskama koje određuju matricu podataka. PROM (programmable read only memories) izrađuju se sa svim elementima pristupa, a zatim se selektivnim postupkom na željenim mestima menja logičko stanje. EPROM (erasable programmable read only memories) imaju dodatnu mogućnost potpunog brisanja sadržaja pomoću UV zračenja. Na kraju najsavršenije su EEPROM (electrically erasable) sa mogućnošću selektivnog brisanja podataka. Slika 7.2: Definicija dinamičkih karakteristika Definicija dinamičkih parametara vezanih za upis i čitanje memorija data je na slici ROM ROM (read only memory) memorija se odlikuje time da se jednom upisani sadržaj može samo očitavati. Ova memorija ustvari predstavlja pretvarač koda sa n ulaza u m izlaza. Opšta logička šema ROM memorije prikazana je na slici 7.3. ROM sa ove slike je kapaciteta 2 n reči dužine m bita. Ulazni signali se nazivaju adresni ulazi. Izlazi dekodera se nazivaju adrese, dok se izlazni signali nazivaju izlazi podataka. Slika 7.3:Logička šema ROM-a 100

103 Projektovanje mikroelektronskih kola MOS ROM matrica ćelija Slika 7.4 prikazuje dve osnovne realizacije MOS ROM matrice ćelija. U svakom nizu, podatak (1 bit) će biti uskladišten u zavisnosti da li je na odgovarajućem preseku reda i kolone matrice ćelija, tranzistorski prekidač prisutan ili ne. Na slici 7.4 (a) NMOS tranzistori čiji su priključci spojeni na istu liniju podataka formiraju NILI kolo. Na adresama gde se želi da izlazni podatak bude logična nula priključuje se NMOS, a gde se želi logička jedinica, NMOS se izostavlja. Pri normalnom funkcionisanju, svi osm jednog reda drže se na niskom nivou. Kada se selektivni red digne na napon napajanja V DD, svi tranzistori sa gejtom priključenim na taj red se uključuju, dok se kolone na koje su priključene njihove drejn elektrode spuštaju na logičku nulu. Matrica se praktično realizuje sa tranzistorima na svim presecima. Naknadno se raspored bita realizuje izostavljanjem drejn ili sors konkata, ili gejt elektrode, na mestima gde je željena logička jedinica. (a) Slika 7.4: (a) NILI matrica,(b) NI matrica (b) Matrica sa slike 7.4 (b) naziva se NI ROM matricom ćelija zato što izlaz kolone ide na nivo nule samo kada svi tranzistori priključeni na tu kolonu provode. U ovom slučaju, svi sem jednog reda uvek se drže na nivou V DD. Kada selektovani red padne na nulu svi tranzistori priključeni na taj red postaju neprovodni, a izlazi kolona u kojima se nalaze idu na visoki nivo. Matrica se praktično izrađuje sa tranzistorima na svim presecima, a naknadno se sors i drejn tranzistora na mestima željene logičke nule, izbacuju izostavljanjem implantacije ili difuzije. Performanse ROM memorija zavise od karakteristika tehnološkog postupka izrade. U svakom slučaju NILI matrice imaju brže vreme pristupa, i prednost da se željeni raspored bita u matrici može determinisati maskom koja definiše kontakte tranzistora ili maskom za kontakte između slojeva metala. Na taj način ove matrice se mogu držati uskladištene sa gotovo kompletiranim procesom izrade, a zati se po potrebi brzo dovršavati do željenog rasporeda bita, korišćenjem maske koja omogućuje kontakte samo za tranzistore na lokacijama logičke 101

104 Poluprovodničke memorije nule. ROM baziran na NI logici ima duže vreme pristupa. Takođe konačni izgled matrice mora biti definisan u početnim fazama izrade. Prednost u odnosu na NILI matrice je većoj gustini bita po jedinici površine pri korišćenju istog tehnološkog procesa i pravila za dizajniranje tlocrta. Vreme pristupa ROM-u je ograničeno otpornostima i kapacitivnostima linija redova i kolona, kao i njihovim strujama. U polisilicijumskoj gejt tehnologiji redovi su uglavnom urađeni u sloju poli-si, i moraju biti izloženi naponu od nekoliko volti. Površinska otpornost poli-si je u opsegu od 20 do 50 oma po kvadratu. Tako linije reda širine 6 mikrona i dužine 3000 mikrona može imati serijsku otpornost od 25 oma. Ako pretpostavimo da ta linija formira gejt veličine 6x6 mikrona za svaki od 128 tranzistora, ukupna kapacitivnost linije biće oko 2 pf. Ovakva RC konstanta može predstavljati ozbiljno ograničenje za vreme pristupa. Slika 7.5 predstavlja uprošćenu realizaciju tlocrta NILI memorijske matrice sa poli-si gejtovima. Slika 7.5: Pojednostavljeni tlocrt NILI ROM-a MOS PROM matrica ćelija Najjednostavnija programabilna MOS ROM memorija je prikazana na slici 7.6. Ona se proizvodi sa unapred ugrađenim tranzistorima na svim pozicijama, tako da je na svim adresama upisana logička nula. Programiranje se vrši jednostavnim pregorevanjem osigurača. Kada se na izlazni priključak D i dovede impuls amplitude veće od V DD osigurač u drejnu MOS tranzistora na adresiranoj liniji će da pregori. Na mestima pregorelih osigurača realizovaće se logička jedinica. Ovako realizovana PROM je za unikatne ili male serije digitalnih uređaja daleko ekonomičnija od mask ROM memorija. Njihovo programiranje vrši se uz pomoć računara i PROM programatora. Veliki nedostatak PROM memorije je to što se jedanput upisani sadržaj ne može menjati. 102

105 Projektovanje mikroelektronskih kola Slika 7.6: Programabilna NMOS ROM MOS EPROM i EEPROM matrica Najrasprostranjeniji oblik programabilne ROM memorije sa mogućnošću brisanja zasniva se na specifičnoj MOS strukturi prikazanoj na slici 7.7. Ova skladišna struktura koristi se u NILI matrici prikazanoj na slici 7.4 (a). Dva sloja poli-si formiraju takozvani dupli gejt koji je prikazan na slici 7.7 (a). Gejt 1 je "viseći" tj.nema nikakav električni kontakt. Gejt 2 služi za selekciju ćelije, odnosno preuzima ulogu MOS tranzistora iz ROM NILI matrice. (a) Slika 7.7: MOS EPROM (b) Funkcionisanje ovog EPROM-a zasniva se na mogućnosti visećeg gejta da uskladišti opterećenje. Neka je inicijalno viseći gejt bio neopterećen, tako da je sa sorsom drejnom na masi potencijal prvog gejta 0V. Kako potencijal gejta 2 raste, tako se diže i potencijal gejta 1 ali nešto sporije usled delovanja kapcitivnog razdelnika C1-C2. Krajnji efekatr je dizanje napona praga tranuistora ali je napon čitanja od +5V dovoljan da obrazuje kanal. Na taj način ostvarena je logička nula. Ako želimo da upičemo jedinicu u ovu ćeliju, gejt 2 i drejn dižemo na 25V dok sors i substrat ostavljamo uzemljenje. Usled ovoga, jako polje u oblasti drejn-substrat dovodi do lavinskog 103

106 Poluprovodničke memorije proboja ovog spoja. Visoko polje u oblasti drejna ubrzava elektrone koji prolaze kroz oksid i bivaju "zarobljeni" na prvoj gejt elektrodi. Kada se potencijal gejta 2 i drejna spusti na nulu, negativno naelektrisanje gejta 1 obara njegov potencijal na oko 5V. Ako je nivo napona gejta 2 za čitanje ograničen na +5V, kanal se neće formirati. Tako je logička jedinica upisana u ćeliju. Gejt 1 je kompletno okružen sa SiO 2, odličnim izolatorom, tako da opterećenje može biti uskladišteno mnogo godina. Međutim, podatak se vrlo lako može izbrisati izlaganjem ćelije jakom ultravioletnom zračenju. To znači da ovi EPROM-i moraju biti pakovani sa transparentnim poklopcima kako bi mogli biti izliženi UV zračenju. Programabilna ROM memorija sa mogućnošću električnog brisanja (EEPROM) takođe kao memorijske ćelije koristi MOS tranzistore sa duplim gejtom. Šema memorije je ista s tim što je izolacija između gejta 1 i kanala svedena na svega 100A. Upis logičke jedinice je sličan kao kod EPROM-a s tim što je dovoljan napon od 10V. Brisanje podataka se obavlja električno, tako što se na gejt priključuje napon suprotnog polariteta od napona upisa. Osnovna razlika između EPROM-a i EEPROMA-a je što se prilikom brisanja EPROM-a briše celokupni sadržaj a kod EEPROM-a brisanje se vrši selektivno MOS dekoderi Dekoderi reda i kolone prikazane na slici 7.8 su osnovni elementi MOS memorijskih kola. Vreme pristupa i potrošnja snage memorijskih kola su uglavnom određena upravo dizajnom dekoderskih kola. Sličan dizajn koristi se i kod ROM i u RAM kolima. (a) Slika 7.8: (a) NILI dekoder, (b) NI dekoder (b) Ove slike prikazuju NMOS dekodere bazirane na NILI i NI logičkim kolima. Ulaz u dekoder je binarna N-bitna adresa. Ulazni signali su uniformni što se tiče naponskih nivoa, invertovani 104

107 Projektovanje mikroelektronskih kola (da obezbede komplementarne signale) i propušteni kroz baferska kola. Dva invertora po adresnom bitu omogućuju najjednostavnije rešenje za navedene uslove. Dekoderi selektuju jedan od 2 N izlaza za svaki adresni ulaz koristeći 2 N logičkih kola, svako sa N ulaza. Kod NILI dekodera prikazanog na slici 7.8 (a) selektovani izlaz ide na visoki nivo, pa je ovakav dekoder pogodan za direktno povezivanje na linije reda u MOS NILI ROM-u. Kod NI dekodera prikazanog na slici 7.8 (b) selektovani izlaz ide na niži nivo, pa je ovaj dekoder povoljan za direktno povezivanje na red MOS NI ROM-a.Geometrijski odnos logičkih kola adresnog dekodera može biti isti kao u ROM matrici. Tada dekoder i ROM matrica predstavljaju iste strukture koje se razlikuju samo po rasporedu podataka. Ovakva struktura dobijena spajanjem dekodera sa slike 7.8 (a) i ROM matrice sa slike 7.4 (a) prikazana je na slici 7.9. PLA su upravo izvedene iz ove strukture. Slika 7.9: Dekoder i ROM kao dve matrice Dekoderi sa kolima različitih dimenzija u odnosu na tranzistore matrice koriste se za selektovanje kolona kod ROM i RAM kola. Tako kod ROM matrica sa slike 7.4 moguća su rešenja prikazana na slici (a) Slika 7.10: (a) Dekodovanje kolone, (b) dekoder u obliku drveta (b) 105

108 Poluprovodničke memorije Izlazni MOS pojačavači Za baferisanje izlaznih podataka može se koristiti jednostavno invertorsko kolo. Medjutim ovako rešenje izazvaće dodatno kašnjenje, tj. duže vreme pristupa memorije i zato nije pogodno za praktičnu upotrebu.vreme pristupa može se smanjiti ako se smanji promena napona na linijama kolona.slike 7.11 i 7.12 prikazuju NMOS i CMOS izlazne pojačavače koji pravilno dizajnirani omogućuju ulazne nivoe koji se razlikuju za 0.5V ili manje. Izlazni pojačavač potreban je za svaki izlaz ROM- a, a njegovim korišćenjem izbacuju se pull-up tranzistori. Oba kola su projektovana tako da smanje promene napona u tačkama 1 i 2, a povećavaju promene napona u tački 3. Maksimalna vrednost napona V 2 je jedan napon praga NMOS tranzistora ispod fiksnog napona V 4, i to odgovara slučaju logičke jedinice.tada se V 3 diže na napon napajanja V DD. Kada se radi o ćeliji sa nulom, V 1 i V 2 padaju vrlo malo a V 3 pada sa V DD do napona V 2. To je zato što su M2 i M3 projektovani sa W/L mnogo većim od M1, a M4 sa W/L manjim nego W/L kod M1.Da bi se ostvarila velika promena napona u tački 3 maksimalna vrednost za V 2 treba da bude manja od V DD /2. Ipak V 2 ne sme da se približi OV, jer bi to smanjilo struju tranzistora M1 (koji je minimalnih dimenzija). Napon V 4 se može uzeti 4V u slučaju da je V DD =5V. Ovaj napon obezbedjuju tranzistori M7 i M8. Tranzistori M5 služi da obezbedi dodatnu struju kako bi se onemogućio prevelik pad V 2. Pomerač nivoa realizovan sa M9 i M10 daje izlaz u opsegu od 0.5 do 3.4 V. Neophodan je zbog toga što najniži nivo napona V 3 (oko 1.8V) nije dovoljno nizak da isključi M11. Izlazni invertor realizovansa M11 i M12 treba da ima K R veće nego obično kako bi ostvario prihvatljivo V OL sa ulazom od 3.4V. Slika 7.11: Izlazni NMOS pojačavač Kod CMOS izlaznog pojačavača tranzistori M5 i M6 obezbedjuju promenu napona u tački 6 gotovo za V DD, tako da pomerač nivoa nije potreban. Pri normalnom radu V 1 će pasti za par desetina volta i izazvaće mali pad napona duž M2 i M3. Ako se povaćaju dimenzije tranzistora M2 i M3 kako bi smanjio pad napona, ukupna kapacitivnost će se povećati i tako usporiti rad memorije. 106

109 Projektovanje mikroelektronskih kola Slika 7.12: Izlazni CMOS pojačavač Bipolarne ROM i PROM matrice ćelija Najkraće vreme pristupa i perioda ostvareo je tehnologijom bipolarnih tranzistora. Ćelije koje se koriste u bipolarnim ROM I PROM prikazane su na slici 7.13.ROM sa šotkijevim diodama i tranzistorima u sprezi sa zajedničkim emiterom, prikazana na slici 7.13 (a) i (b), programirana je selektivnim izostavljanjem kontakata na maski za kontakte kao delu tehnološkog procesa. PROM na slici 7.13 (c), realizovan sa tranzistorima u sprezi sa zajedničkim emiterom, sadrši topljive veze (osigurače) u rednoj vezi sa svakim tranzistorom. Ovi osigurači realizovani su dodatnim tehnološkim postupcima depozicije i selektivnog uklanjanja niklhroma, polisilicijuma ili nekog drugog provodnika (Al ne dolazi u obzir). Memorija se programira sagorevanjem željenih osigurača. Ove PROM su predvidjene za rad sa napajenjem od 5V, i ovaj napon ne ugrožava upisane podatke jer je za sagorevanje osigurača potreban napona od V. (a) (b) (c) Slika Bipolarne ROM i PROM matrice ćelija (a) Šotki ROM, (b) ROM sa ZE tranzistorima; (c) PROM sa ZE tranzistorima 107

110 Poluprovodničke memorije Bipolarni dekoderi i kola za čitanje Dekoderi za bipolarne ROM i RAM su najčešće bazirani na standardnim TTL ili ECL kolima. Potrošnja kola i složenost dizajna mogu biti smanjeni korišćenjem prednosti odredjene primene. Tako jednostavno I kolo sa slike 7.14 (a), predstavlja zadovoljavajući dekoder reda za ROM i PROM matrice sa slike (a) (b) (c) Slika 7.14: (a) Dekoder reda, (b) Dekoder kolone, (c) Kolo za čitanje i babaferisanje Dekoder kolone za ove matrice mora da sprovede struju selektovane kolone do ulaza kola za čitanje, tako da prepoznavanje logičkih nivoa bude precizno. Primer ovog dekodera dat je na slici 7.14 (b). Otpornik R4 je izabran tako da baznu struju tranzistora T4 održi dosta manjom od moguće struje kolone. Tako, kada se očitava logička 0, nema struje kroz kolonu već se posle selekcije pojavljuje struja baze T4. Kada se očitava logička 1, posle selekcije imaćemo struju jednaku zbiru struja kolone i baze koja je nekoliko puta veća od struje pri očitavanju logičke nule. Kolo za čitanje sastaoji se od pojačivača i bafera i prikazano je na slici 7.14 (c). Ovo Kolo prepoznaje logičke nivoe i pretvara ih u standardne TTL izlaze. 108

111 Projektovanje mikroelektronskih kola 7.2. Statičke RAM memorije Statičke MOS memorijske ćelije Na slici 7.15 prikazane su statičke memorijske ćelije bazirane na NMOS i CMOS tehnologiji. Obe ćelije sadrže par ukršteno vezanih invertora M1,M5 i M2, M6 koji čine skladišni flip-flop. Osnovne težnje u projektovanju su minimiziranje radne površine čipa i potrošnje snage. (a) (b) Slika 7.15: Statičke MOS RAM ćelije (a) NMOS, (b) CMOS Kod CMOS kola potrošnja u stabilinim stanjima je vrlo mala jer je određena samo strujama curenja. U NMOS kolu jedan invertor je uvek uključen i vodi struju izvora. Struja može biti smanjena projektovanjem M1 i M6 sa W/L mnogo manjim od 1, što dovodi do povećanja radne površine čipa. Ako struju stabilnog stanja NMOS kola treba smanjiti ispod 1 μa, ovo je moguće ostvariti na mnjoj površini samo ako se tranzistori M5 i M6 zamene otpornicima urađenim u sloju nedopiranog poli-silicijuma čija je površinska otpornost 10 MΩ i više. Ovako se složenijim postupkom štede i snaga i radna površina čipa. Obe ove ćelije koriste par prekidačkih tranzistora M3 i M4 koji omogućuju izlaz i ulaz podataka sa ćelije na zajedničke linije za podatke C i C. Linije za selekciju reda R se drži na niskom nivou sem u slučaju upisa ili čitanja podataka te ćelije. Ako je u ćeliji upisana logička 0 biće provodni tranzistori M1 i M6. Kada se dizanjem R na visoki nivo selektuje red ove ćelije tranzistori M3 i M4 postaju provodni i priključuju ovu ćeliju na liniju za podatke C i C. Naponski nivo linije C biće V DD, a na liniji C će biti napon V 0, znatno niži od V DD. Ako u ćeliju treba upisati sadržaj 1, dodatnom logikom obara se nivo na liniji C, što preko tranzistora M4 prebacuje SR leč ćelije. Pri upisu 0 obara se naponski nivo linije C. Slika 7.16 prikazuje pojednostavljene šeme pojačavača za čitanje podataka kao i bafera za upis i čitanje. Na slici 7.16 (a) kolone se drže na potencijalu od 3 do 3.5 V pomoću tranzistora M7 i M8. Veći broj ovih kola vezan je na zajedničku izlaznu magistralu podataka RB, RB i zajedničku ulaznu magistralu WB, WB. NILI kolo je iskorišćeno za selekciju kolone zajedno sa tranzistorskim prekidačem M11 koji obezbeđuje strujno kolo samo za izabranu kolonu. 109

112 Poluprovodničke memorije Za vreme ciklusa čitanja WB i WB drže se na niskom nivou zbog W =1. Tako su M13 i M14 isključeni. Kada se očitava 1, C je na niskom novou. M10 se isključuje tako da struja teče od RB kroz M9 i M12 do mase. Pošto je izlazna magistrala zajednička za veliki broj kolona ona je visoko kapacitivna. Zbog potrebe za velikom radnom brzinom promene napona treba da budu male. To omogućuje bafer za čitanje prikazan na slici 7.16(b). (a) (b) Slika 7.16 : (a) Pojačavač za čitanje i bafer za upis, (b) Bafer za čitanje Tlocrt statičke CMOS RAM ćelija prikazan je na slici

113 Projektovanje mikroelektronskih kola Slika 7.17: Tlocrt statičke NMOS RAM ćelija Bipolarne matrice ćelije Prvobitne poluprovodničke memorije bile su rađene u bipolarnoj tehnologiji.u međuvremenu MOS tehnologije su dostigle nižu cenu izrade i manju potrošnju po bitu i tako preuzele primat. Bipolarne memorije se danas koriste jedino u slučaju kada su neophodne vrlo velike brzine rada. Dve najraširenije korišćene bipolarne memorijske ćelije prikazane su na slikama 7.18 i 7.19, i mogu se nazvati ćelija sa uparenim emiterima, odnosno ćelija sa uparenim diodama. Koja od ove dve realizacije će se koristiti određuje da li su na raspolaganju Šotki diode (zavisi od tehnološkog postupka). U slučaju da su ove diode na raspolaganju primenjuje se ćelija sa uparenim diodama. Obe ćelije rade sa niskim naponom, oko 1V, kako bi smanjile utrošak snage.naponi za selekciju reda tj. kolone izabrani su tako da struje tih veza u toku čitanja budu veće nego struje stabilnog stanja. Ćelija sa uparenim emiterima zahteva dve linije reda ispunjenja ovog uslova. Svi režimi rada ćelija prikazani su na vremenskim dijagramima. Slika 7.18:Ćelija sa uparenim emiterima i vremenski dijagram 111

114 Poluprovodničke memorije Slika 7.19: Ćelija sa uparenim diodama i vremenski dijagram 112

115 Projektovanje mikroelektronskih kola 7.3. Dinamičke RAM Važnost smanjenja troškova po bitu memorije dovelo je do upotrebe dinamičkih memorijskih ćelija, koje podatke sklaište kao opterećenje na kondenzatoru. Pošto uobičajene struje curenja mogu isprazniti kondenzator za nekoloko milisekundi, kod ovih ćelija neophodno je periodično osvežavanje sadržaja ćelije. Tipična perioda osvežavanja 2-4 ms.za memorije od 64K bajta i veće, cena kompletne dinamičke memorije uključujući i deo za periodično osvežavanje sadržaja je niža od cene sistema baziranog na statičkim ćelijama Dinamičke ćelije sa tri tranzistora Prva široko korišćena dinamička memorijska ćelija prikazana je na slici Ova ćelija može se izvesti iz statičke ćelije sa slike 7.15 (a) izstavljanjem tranzistora M1, M5 i M6. Za razliku od ćelije sa slike 7.15 (a) ova nezahteva poseban odnos dimenzija korišćenih tranzistora, tj. svi mogu biti minimalnih dimenzija. Parazitna kapacitivnost C1 je eksplicitno prikazana jer je od značaja za rad kola. Upravo opterećenje na ovom kondenzatoru predstavlja uskladišten podatak. Selekcione linije za upis i čitanje moraju biti odvojene kako se pri čitanju, kroz M3, nebi ispraznio kondenzator. Slika 7.20: Dinamička ćelija sa 3 tranzistora i vremenski dijagram Ćelija radi u dvo-faznom taktu.u prvoj polovini ciklusa čitanja ili upisa linije D u i D i se postavljaju na visoki nivo preko tranzistora My1 i My2,koji se startuju pred naponom P. Logička jedinica se upisuje uključivanjem M3 pošto je D u bilo na visokom nivou. Nula se upisuje uključivanjem M3 nakon što P padne na nulu. Čitanje se ostvaruje uključivanjem M4 po završenom prednapajanju (P=0). Ako je bila upisana jedinica nivo D i pada preko M2 i M4 ako je bila nula M2 neće provoditi tako da D i ostaje na visokom potencijalu. Ovde možemo primetiti da je podatak pri očitavanju invertovan. Svake 2 ili 4 ms upisani podatak se očitava, rezultat se invertuje a zatim ponovo upisuje na istu lokaciju. Naponski nivo linije D i može se detektovati jednostavnim invertorom, ali će to izazvati određeno kašnjenje zbog potrebne promene napona D i za 2 ili 3 V. Ako je potrebno kraće vreme pristuoa može se koristiti kolo sa slike 7.16 (b). 113

116 Poluprovodničke memorije Dinamička ćelija sa jednim tranzistorom Ova ćelija prikazana je na slici Postoje mnogobrojne varijacije u njenoj praktičnoj realizaciji, u zavisnosti od broja slojeva polisilicijuma, zatim načina izrade kondenzatora, provodnika koji se koristi za redove i kolone itd. Ipak princip rada ostaje isti za sve. Slika 7.21:Ćelija sa jednim tranzistorom i vremenki dijagram Upis ili čitanje ostvaruju se aktiviranjem tranzistora M1 selekcijom linije reda. Podaci se skladište na kondenzatoru C1. Zbog potrebe za što manjom površinom kondenzator C1 je vrlo male kapacitivnosti, od ff. Stoga se osvežavanje vrši svake 2 ms. Upis se realizuje dovođenjem niskog ili visokog nivoa na kolonu kada je red selektovan. Kada se podatak očitava, opterećenje kondenzatora C1 se deli sa 10 do 20 puta većom kapacitivnošću linije kolone C2. Nakon 2 ms razlika napona uskladištenje jedinice i nule biće oko 2 V, što daje izlazni napon reda 100 mv. Zato je neophodan pojačivač signala na izlazu, koji predstavlja najsložniji deo u projektovanju dinamičkog sistema sa jednim tranzistorom. (a) (b) Slika 7.22:(a) Izlazni pojačavač za 64K-bitnu dinamičku memoriju, (b)vremenski dijagram 114

117 Projektovanje mikroelektronskih kola Pojednostavljena šema kola za čitanje i osvežavanje data je na slici 7.22(a). Regenerativno okidanje dinamičkog flip-flopa detektuje male izlazne signale i pretvara ih u klasične nivoe. Skladišne ćelije ovog kola su podeljene na pola tako da su na obe strane flip-flopa priključene jednake kapacitivnosti. Vremenski dijagram rada kola prikazan je na slici 7.22 (b). Prednaponska faza takta Fp postavlja napon na linijama kolona približno naponu napajanja, a napon u veštačkim ćelijama na nulu. Jedan red je tada selektovan signalom Fr, a u isto vreme signalom Fd selektovana je veštačka ćelija na suprotnoj strani. Zato napon kolone priključen na tu veštačku ćeliju polako pada kako se opterećenje kolone deli sa kapacitivnošću ćelije. Na suprotnoj strani napon kolone pada dvostruko brže (ako je upisana 0) ili uopšte ne pada ( ako je upisano 1). Razlika napona ovih kolona određuje konačno stanje flip-flopa kada se primeni signal Fs. Podatak se izvodi preko dekodera kolone do poslednjem pojačavanja i na kraju i do izlaznog bafera.prikazan vremenski dijagrami odgovaraju očitavanju nule uskladištene u levoj polovini matrice Vremenski zahtevi kod dinamičkih RAM Prethodno upisane statičke memorije funkcionišu ispravno za zadati takt signal, koji može imati trajanje od specificiranog minimalnog do bezkonačno dugog, bez gubljenja podataka. Kako je već naglašeno dinamičke memorije imaju stalnu potrebu za periodičnim osvežavanjem sadržaja preko svih adresa redovan. Postoje i druge radnje koje se ne mogu realizovati statičkim signalima kao što su vremensko multipleksiranje adresa redova i kolona, prednapajanje linija kolona i pobuđivanju izlaznih pojačavača neposredno posle prenosa uskladištene podataka ka linijama kolona. Moderna dinamička RAM kola, signale potrebne za opsluživanje navedenih funkcija izvode iz dva spoljna signala, poznata kao row adress strobe ( RAS ) i column adress strobe (CAS ). U praksi se u stvari koriste kompletni ovih signala na vremenskim dijagramima sa slike 7.23, mogu se uočiti relacije između RAS, CAS i W signala. 115

118 Poluprovodničke memorije t a (C) vreme pristupa posle CAS t su vreme postavljanja th - vreme držanja AC adresa kolone t PXZ - vreme nemogućnosti izlaza AR - adresa reda t RLCL - vreme kašnjenja rd - komanda čitanja Slika 7.23: Vremenski dijagrami dinamičke RAM 116

119 Projektovanje mikroelektronskih kola 7.4. Serijske memorije Blok dijagram serijske memorije ili memorije sa pomeračkim registrima prikazan je na slici Podatak upisan u memoriju sa leve strane se pomera jedno mesto u desno na svaki signal takta. Kontrola za pomeranje / upis određuje režim rad kola. Slika 7.24: Blok dijagram pomeračkog registra Pomerački registri sa MOS tranzistorima Šema dvofaznog uparenog dinamičkog pomeračkog registra data je na slici 7.25 (a). To je u stvari redna veza dva invertora bazirana na dvofaznoj uparenoj logici prikazanoj na slici 2.26 (a). Za vreme dok je F1= 1 podatak sa ulaza se invertuje i prenosi do sledećeg invertora. U toku F2= 1 podatak se ponovo invertuje i prenosi na izlaz. Logički nisoi se regenerišu u svakom invertoru. (a) (b) Slika 7.25:(a) Jedan stepen dvofaznog dinamičkog pomeračkog registra, (b) takt dvofaznog pomeračkog registra. U slučaju velikih skladišnih kapaciteta pomerački registri se ne mogu porediti sa RAM. Prvo, serijski upis je inferijoran u odnosu na slučajan pristup koji postoji kod RAM. Drugo potrebno je 6 tranzistora po bitu što je znatno lošije od RAM sa jedno-tranzistorskim ćelijama, i treće pomerački registri imaju znatno veću potrošnju snage. 117

120 Poluprovodničke memorije CCD ( charge coupled devices ) komponente Ove komponente prenose pakete naelektrisanja (pokretnih elektrona ili šupljina ), kontrolisanih višefaznim taktom, duž definisanih putanja. Poprečni presek CCD komponente prikazane na slici 7.26 (a). Elektrode na koje se dovodi signal takta nazivaju se transfer gejtovi. Kada je D u = 0, elektroni ulazni n+oblasti su povučeni taktom F1= 1. Kada F2 ode gore, a F1 padne, ovi elektroni kreću na desno kao paket.treći takt obezbeđuje željeni protok. (a) (b) Slika 7.26: (a) poprečni presek CCD serijeske memorije (b) vremenski dijagram Kada paket naelektrisanja stigne do izlazne n+ elektrode kratki strujni impuls sa V dd daje na trenutak pad izlaznog napona. To označava logičku nulu koja je bila na ulazu. Ako je na ulazu logička jedinica, tada se n+oblast drži na visokom potencijalu i nema protoka elektrona na desnu stranu. Tako izlazni napon uopšte ne pada što se interpretira kao 1 na ulazu. Vremenski dijagram na slici 7.26 (b) prikazuje funkcionisanje CCD komponente u slučaju ulazne kombinacije 0,10. Kod CCD komponente javlja se više praktičnih problema. Tako binarni signal mora biti regenerisan na svaki 128 do 1024 stanica, jer manje od 100 % elektrona stigne od jedne do druge n+ oblasti. Takođe, pošto transfer gejt elektrode moraju biti vrlo blizu jedna drugoj (ispod 1 mikron), dolazi do preklapanja oblasti prostornog tovara tako da se mogu javiti struje curenja ili proboji među elektrodama. To utiče da memorije bazirane na CCD komponentama nemaju širu upotrebu. 118

121 Projektovanje mikroelektronskih kola 8. IK NA BAZI GaAs I HETEROSTRUKTURA 8.1. GaAs integrisana kola Zahvaljujući nizu dobrih osobina, GaAs je, kao perspektivan materijal za integrisana kola privukao pažnju istraživača. Najvažnija osobina je visoka pokretljivost elektrona (oko šest puta veća nego u sicilijumu) u slabim električnim poljima, što omogućava proizvodnju komponenata sa većim brzinama. GaAs se odlikuje i većom širinom zabranjene zone, što je neophodan uslov za rad na višim temperaturama. Tabela 8.1. Vrednosti osnovnih tehnoloških parametara GaAs i Si Osobine GaAs Si Pokretljivost elektrona pri koncentraciji legirajućih primesa od N=10 17 cm cm 2 /Vs 800 cm 2 /Vs Maksimalna brzina elektrona cm/s cm/s Kritično polje V/cm V/cm Pokretljivost šupljina pri N=10 17 cm cm 2 /Vs 350 cm 2 /Vs Energija zabranjene zone (tip zabranjene zone 1,43eV (direktan) 1,12eV (indirektan) Gustina stanja u provodnoj zoni cm cm -3 Maksimalna unutrašnja otpornost ~10 9 Ωcm ~10 5 Ωcm Relativna dielektrična konstanta 12,6 12 Vreme života manjinskih nosilaca ~10-8 s ~10-3 s Probojno polje ~ V/cm ~ V/cm Visina Schottkyjeve barijere 0,7-0,8 V 0,4-0,6 V Termička provodnost 0,9 W/cmK 1,5W/cmK Gustina površinskih stanja (Q SS /q) cm -2 ~10 10 cm -2 Zbog malog vremena života sporednih nosilaca i veće širine zabranjene zone, GaAs predstavlja pogodan materijal za proizvodnju integrisanih kola otpornih na radijaciju. To omogućava korišćenje ovog materijala u svojstvu dielektrika u integrisanim kolima namenjenim za rad u centimetarskom i milimetarskom opsegu talasnih dužina, a takodje, i za izolaciju struktura u digitalnim integrisanim kolima. U tab.8.1 su uporedno predstavljene vrednosti tehnoloških parametara GaAs i silicijuma. GaAs ima prednost u odnosu na Si usled razlike u energiji energetskog procepa. Efektivna masa elektrona je obrnuto proporcionalna zakrivljenosti provodne zone koja je proporcionalna energetskom procepu. Zbog toga je efektivna masa elektrona u GaAs manja nego u Si. Za GaAs ona iznosi 0,068m 0, dok je za Si 0,198m 0, gde je m 0 masa slobodnog elektrona koji miruje u vakuumu. Brzina elektrona v n je obrnuto proporcionalna njegovoj masi. Zato je ona mnogo veća u GaAs nego u Si, pri istoj jačini električnog polja. Uočljivo je da v n u Si monotono raste, dok u GaAs ima maksimum koji iznosi cm/s pri jačini električnog polja približno 3,2 kv/cm. Zasićenje brzine elektrona u oba materijala nastupa pri električnom polju od oko 10 4 V/cm. Brzina zasićenja u GaAs je nešto veća, ali se većinom smatra da su približno jednake i iznose 10 7 cm/s. Pri standardnim nivoima dopiranja pokretljivost elektrona u GaAs je oko šest puta veća nego u Si. Medjutim, pokretljivost elektrona u GaAs pri manjim koncentracijama 129

122 IK na bazi GaAs i heterostruktura primesa može dostići 8000 do 9000 cm 2 /Vs na sobnoj temperaturi (300 K) odnosno do cm 2 /Vs na temperaturi 77K. Specijalni GaAs tranzistori kao što su HEMT su projektovani tako da koriste ovu prednost. Slika 8.1. Pokretljivost nosilaca u GaAs i Si u funkciji koncentracije primesa Pored niza dobrih osobina GaAs, postoje nedostaci GaAs tehnologije i to su: relativno visoki troškovi proizvodnje, relativno nizak prinos (manja gustina pakovanja) i nedostatak izolatora za gejtove FET-ova. Prirodni oksid, nastao termičkom oksidacijom GaAs previše je provodan da bi se koristio kao izolator. Slojevi oksida, koji se dobijaju vrlo složenim tehnikama, pokazuju veliku nestabilnost histerezisnih petlji na naponsko - strujnoj karakteristici koje ukazuju na veliku količinu nagomilanog naboja na granici izmedju oksida i poluprovodnika. GaAs je vrlo krt materijal i podložan je razaranju pri tehnološkoj obradi. Zbog toga se u GaAs tehnologiji koriste pločice znatno manjeg prečnika nego u Si tehnologiji. Prednosti i nedostaci GaAs nad Si su sumirani u tab.8.2. Tabela 8.2. Poređenje GaAs i Si Prednosti GaAs Veća pokretljivost elektrona Manji šum na visokim frekvencijama Poluizolatorska podloga Veća otpornost na radijacije Optoelektronska integracija Manje parazitne kapacitivnosti prema podlozi Nedostaci GaAs u odnosu na Si Manja pokretljivos šupljina Veći šum na niskim frekvencijama Veća gustina površinskih stanja Veća cena Teža obrada (povećana lomljivost) Manja termička provodnost 120

123 Projektovanje mikroelektronskih kola Osnovne komponente GaAs monolitnih integrisanih kola Osnovna komponenta u GaAs tehnologiji je tranzistor s efektom polja čiju strukturu čine metal-poluprovodnik. Odatle i potiče naziv MESFET. Takodje se koristi JFET, kod koga je upravljačka elektroda izolovana inverzno polarisanim pn spojem. (1) MESFET Glavni aktivni element GaAs monolitnih integrisanih kola je tranzistor sa efektom polja i Šotkijevim spojem ili metal-poluprovodnik FET odnosno MESFET. Postoje dva tipa ovih tranzistora: osiromašenog - DFET i obogaćenog tipa EFET. Poprečni presek je prikazan na sl.8.2. sastoji se od n-provodnog površinskog kanala debljine T n smeštenog izmedju dva n + omska kontakta sorsa i drejna. Podloga je poluizolatorski GaAs. Metalna upravljačka elektroda ili Šotkijev gejt je legura titan-paladijum-zlato (Ti/Pd/Au) u kojoj titan formira Šotkijevu barijeru. Upravo zbog osetljivosti na visoke temperature, metali, kao što su zlato, srebro i aluminijum (Au, Ag i Al) nisu pogodni, iako formiraju kvalitetne Šotkijeve barijere. Slika 8.2. Struktura MESFET-a Struktura i princip rada MESFET-a veoma su slični sa silicijum-spojnim FET (JFET). MESFET je, takodje, unipolarni tranzistor s elektronima kao osnovnim nosiocima naelektrisanja. Naravno i šupljine mogu da budu osnovni nosioci, kada imamo MESFET p- tipa, ali su karakteristike takvog tranzistora znatno lošije zbog male pokretljivosti šupljina. Statičke karakteristike MESFET-a I D =f(v DS ) i I D =f(v GS ) su veoma slične odgovarajućim karakteristikama MOS tranzistora i mogu se izraziti u istom obliku. Za potrebe približne analize digitalnih kola može se koristiti, kao kod MOSFET-a, najgrublja aproksimacija, prema kojoj je struja drejna kvadratna funkcija napona drejn-sors u linearnoj, odnosno napona gejt-sors u zasićenoj oblasti. U skladu s tim proizilazi: 0, VGS < Vp 2 I D = K[ 2( VGS Vp) VDS V DS ], VDS < VGS Vp (8.1) 2 K( VGS Vp), VDS > VGS Vp gde su: με Wg 2 K = S ( A/ V ) (8.2) 2Tnef Lg konstanta tranzistora, μ pokretljivost elektrona u n-provodnom sloju, ε s =12,9ε 0 = 1,14x10-12 F/cm dielektrična konstanta, W g i L g respektivno širina i dužina gejta, a T nef je efektivna širina 121

124 IK na bazi GaAs i heterostruktura provodnog sloja koja zavisi od širine osiromašenog područja. Osiromašeni sloj, opet, varira duž kanala i zavisi od napona gejta. U slučaju da je n-provodni sloj dobijen jonskom implantacijom: T nef R p + 2σ p 2/π (8.3) gde su: R p rastojanje maksimuma raspodele implanta (projektovana oblast implanta) i σ p standardna devijacija Gausove raspodele. Na sl.8.3. su prikazane realne karakteristike MESFET-a. Slika 8.3. Statičke karakteristike MESFET-a obogaćenog tipa (EFET) (W g =4μm, L g =1μm) Uočljiva je zavisnost struje drejna od napona V DS u zasićenoj oblasti. Do ovoga dolazi zbog modulacije dužine kanala, kao kod MOSFET-a. Zbog toga treba (42) modifikovati množenjem faktorom (1+λ DS ), gde je λ recipročna vrednost ekvivalentnog Erlijevog napona. U literaturi je predloženo više analitičkih modela karakteristike I D (V DS ) MESFET-a koji se koriste u kompjuterskim modelima za izračunavanje parametara linearnih kola. Čini se da je najprihvatljiviji tangens hiperbolični Curtice-ov model, koji jednom jednačinom obuhvata obe oblasti, linearnu i oblast zasićenja: 0; VGS < Vp I D = 2 (8.4) K( VGS Vp ) ( 1+ λvds ) tanh( αvds ); VGS > Vp gde je α(1/w) konstanta tranzistora kojom se definiše granica zasićene i linearne oblasti Spojni FET (JFET) JFET ima svoj ekvivalent u GaAs integrisanim kolima. Izolacija gejta se izvodi inverzno polarisanim pn spojem, a ne pomoću Šotkijeve barijere kao kod MESFET. Slika 8.4. Struktura GaAs JFET-a 122

125 Projektovanje mikroelektronskih kola Postupak realizacije JFET-a je složeniji nego MESFET-a jer postoji dodatna inplatacija p + -oblasti. Kontrola dubine ove oblasti mora da bude veoma precizna zato što ona utiče na napon praga. GaAs JFET može da bude sa ugradjenim ili sa indukovanim kanalom, odnosno D ili E tipa. Prednost E JFET-a u odnosu na E MESFET je u tome što ima nešto veću logičku amplitudu jer je napon pn spoja veći od napona Šotkijeve diode. Medjutim, njegova brzina je manja zbog dodatne kapacitivnosti pn spoja Kola sa HEMT-ovima Tranzistor sa velikom pokretljivošću elektrona HEMT zasniva se na činjenici da je pokretljivost elektrona u GaAs obrnuto proporcionalna koncentraciji primesa. Tako, na primer, pokretljivost elektrona u n-tipu GaAs, koji se obično koristi u oblasti kanala MESFET-a iznosi oko 5000 cm 2 /V s, dok pokretljivost elektrona u čistom GaAs iznosi oko 9000 cm 2 /V s. Slika 8.5. Poprečni presek AlGaAs/GaAs heterospojnog tranzistora sa velikom pokretljivošću elektrona (HEMT) Potrebno je napraviti sloj skoro čistog GaAs kojim će se elektroni kretati izmedju drejna i sorsa. Ovo se ostvaruje formiranjem heterospojeva od GaAs i materijala sa većom širinom zabranjene zone, kao što je Al 03 Ga 07 As. Ovaj materijal ima veći energetski procep (1,8eV) nego GaAs (1,4eV). Zbog toga će unošenjem donorskih primesa u AlGaAs doći do prelaska elektrona iz njega u GaAs, koji ostavljaju iza sebe oblast pozitivnog naelektrisanja. Na graničnoj površini izmedju GaAs i AlGaAs, izmedju potencijalne barijere i dna provodne zone GaAs, pojavljuje se stojeći talas elektrona, zbog čega oni gube sposobnost kretanja u pravcu normalnom na graničnu površinu. Tako se formiraju dvodimenzionalni uslovi za kretanje elektrona. Osim toga, slobodni elektroni i donorski joni medjusobno su prostorno razdvojeni zbog čega je efekat rasijanja donorskih jona veoma mali. Moguća struktura HEMT je prikazana na sl.8.5. Pokretljivost elektrona u tankom "dvodimenzionalnom" sloju dostiže 8500 cm 2 /V s na sobnoj temperaturi. HEMT može da bude osiromašenog ili obogaćenog tipa. Napon praga Šotkijeve diode HEMT-a je veći nego silicijumske i iznosi oko 1V. Ovo povećava logičku amplitudu i margine smetnji E-HEMT Logička kola na bazi GaAs Sinteza GaAs logičkih kola se ostvaruje na sličan način kao sa nmos tranzistorima. Logičke funkcije implementiramo mrežom paralelnih ili serijskih ili, kombinovano i 123

126 IK na bazi GaAs i heterostruktura paralelnih i serijskih prekidačkih tranzistora. Kao opterećenje se koristi GaAs tranzistor osiromašenog tipa sa kratko spojenim gejtom i sorsom. Ukoliko su prekidači GaAs tranzistori obogaćenog tipa, topologije GaAs i odgovarajućih nmos logičkih kola su potpuno iste. Razlike nastaju kada su prekidački GaAs tranzistori osiromašenog tipa. Naime, DFET tranzistori imaju negativan napon dodira, a pozitivno napajanje V DD izmedju drejna i sorsa. Budući da je promena napona drejn-sors u granicama 0 V DS V DD, prekidački tranzistor, pobudjivan sa drejna, bio bi stalno provodan i ne bi postojala sopstvena kompatibilnost bez koje ne postoji mogućnost sinteze složenijih logičkih mreža. Postoji još jedno ograničenje svojstveno svim GaAs logičkim kolima. Naime, gejt-sors GaAs tranzistora je ili Šotkijev ili pn spoj. Taj spoj ne bi trebalo da bude u provodnom stanju: Stoga je maksimalna vrednost izlaznog napona logičkih kola ograničena na oko 0,5 do 0,7V Baferovana FET logička kola (BFL) Prva GaAs logička kola su razvijena na bazi D-MESFET. Šema troulaznog NILI kola je prikazana na sl.8.6. Ono se sastoji od dva stepena: ulaznog logičkog i izlaznog prilagodnog. Logički stepen je potpuno analogan odgovarajućem nmos. Prenosna karakteristika ovog stepena bez ikakvog opterećenja bi izgledala kao na sl.8.6 b). Dakle, visoki logički nivo bi bio V DD, a nizak oko 0,2V. Neka je napon dodira V p =-1V. Da bi se ostvario uslov sopstvene kompatibilnosti, tj. da bi kolo moglo da pobudjuje ista ovakva kola, neophodno je izvršiti prilagodjenje naponskih nivoa. Pri tome, nizak nivo mora da bude manji od napona dodira (V OL <V p >0), a visok manji od napona praga vodjenja Šotkijeve diode (V OH <V DtŠ <0,7V). Stepen za prilagodjenje se sastoji od sors spoja (tranzistori Q 5 iq 6 ) i dioda D 1, D 2 i D 3, za pomeranje naponskog nivoa. Ne računajući diode, ekvivalentan izlazni stepen, ali s emitorskim spojem postoji kod ECL logičkih kola. Sors spoj obezbedjuje nisku izlaznu impendansu, tj. ima funkciju baferskog stepena, pa su karakteristike kola relativno nezavisne od opterećujućeg faktora i kapaciteta opterećenja. Otuda potiče generalni naziv ove vrste logičkih kola baferovana FET logika ili BFL. Slika 8.6. a) troulazno NILI u baferovanoj FET logici (BFL), b) prenosna karakteristika izolovanog logičkog stepena i c) prenosna karakteristika BFL pri V DD =3,5V i V SS = 2V 124

127 Projektovanje mikroelektronskih kola Slika 8.7. Logičko kašnjenje i disipacija snage BFL invertora u funkciji širine kanala i napona dodira pri opteretnom faktoru F 0 = Nebaferovana FET logika (UFL) Drugu grupu GaAs logičkih kola sa D-MESFET čini nebaferovana logika ili UFL. Šema dvoulaznog NILI kola u UFL je prikazana na sl.8.8. U odnosu na BFL, izostavljen je tranzistor sors folovera, tako da stepen za prilagodjenje čine tranzistor Q 4 u diodnom spoju i pomerači nivoa sa diodama D 1, D 2 i D 3. Slika 8.8. Dvoulazno NILI kolo u UFL a) i njegova prenosna karakteristika b) Zbog nedostatka sors sljedila UFL kola su osetljiva na promene opterećenja, ali i na parametre samog kola (varijacije tehnološkog procesa). Disipacija snage je manja, a struktura jednostavnija nego kod BFL. Stoga UFL ima svoje mesto u projektovanju GaAs MSI i LSI kola bez obzira na neke nedostatke. 125

128 IK na bazi GaAs i heterostruktura Direktno spregnuta FET logika (DCFL) Potpuno analogne topologije GaAs i nmos logičkih kola se dobijaju kada su prekidački GaAs tranzistori obogaćenog tipa. Šema takvog troulaznog NILI kola je prikazana na sl.8.9. Ovde nema nikakvog stepena za prilagodjavanje. S obzirom na direktnu spregu logičkih kola, uobičajen naziv je direktno spregnuta FET logika ili DCFL. Slika 8.9. Troulazno NILI kolo u DCFL Osim što su veoma jednostavna, ova kola imaju manju potrošnju od UFL GaAs logičkih kola. Ona se kreće u granicama od nekoliko desetaka do nekoliko stotina μw po gejtu Sinteza složenijih logičkih funkcija Osnovna GaAs logička kola su NILI iako su i NI kola po svojoj strukturi slična, s tom razlikom što su prekidački tranzistori spojeni kaskodno (jedan nad drugim). Prema tome, troulazna NI BFL i DCFL kola se dobijaju kada se tranzistori Q1, Q2 i Q3 odgovarajućih NILI kola na sl.8.6. i 8.9. umesto paralelno, spojene serijski (kaskodno). Serijsko povezivanje MESFET utiče na njihove napone dodira, što dovodi do degradacije prenosne karakteristike. Posebno su na to osetljiva kola u DCFL. Zato su geometrije serijskih tranzistora različite. Na taj način se postižu jednaki naponi dodira kaskodnih struktura. Ovo ukazuje na činjenicu da su GaAs NI složenija od odgovarajućih NILI kola. Stoga i jeste NILI logika osnova za sintezu složenijih digitalnih mreža. 126

129 Projektovanje mikroelektronskih kola Slika Mreže prekidačkih tranzistora logičkog stepena pri sintezi složenijih logičkih funkcija Sinteza složenijih logičkih funkcija se postiže kombinujući paralelne (ILI) i serijske (I) mreže prekidačkih tranzistora, na potpuno isti način kao kod nmos tehnike. 127

130 IK na bazi GaAs i heterostruktura GaAs u oblasti LSI I VLSI Poslednjih dvadesetak godina GaAs ima sve zapaženiju ulogu u izradi integrisanih kola MSI, LSI i VLSI. Komercijalno su raspoloživa i ASIC sa preko gejtova. Značajan prodor GaAs u oblast LSI i VLSI je pre svega posledica permanentnog poboljšanja karakteristika materijala i tehnološkog procesa. U tom smislu treba istaći dva ključna faktora: poboljšanja karakteristika MESFET-a tehnikom samo-podešavanja gejta i novi heterospojevi i usavršavanje tehnologije izrade tranzistora sa visokom pokretljivošću elektrona (HEMT). Tehnologija samopodešavanja implantacijom n + sloja je originalna tehnologija proizvodnje GaAs integrisanih kola. Primenjuje se za izradu kako digitalnih tako i analognih mikrotalasnih monolitnih integrisanih kola. Omogućuje izradu tranzistora s malim rasipanjem napona dodira i malom otpornošću sorsa. Pojavom HEMT tehnologije dostignute su nove mogućnosti za izradu LSI i VLSI kola s vrlo velikom brzinom i malom potrošnjom, naročito pri niskim temperaturama. Veoma značajan rezultat novih HEMT je vrlo malo rasipanje napona dodira tranzistora u integrisanom kolu. Promene ovog napona na pločici prečnika 76mm iznosile su 23mV, za HEMT obogaćenog i 35mV, za HEMT osiromašenog tipa. Granična frekvencija jediničnog pojačanja tranzistora standardno je preko 20 GHz. 128

131 Projektovanje mikroelektronskih kola 9. ELEMENTARNA ANALOGNA INTEGRISANA KOLA U analognim integrisanim kolima tranzistori rade u aktivnom stanju Izvori konstantne struje Idealni izvor konstantne struje je elektronsko kolo koje daje struju opterećenju, a čija vrednost ne zavisi od otpornosti opterećenja niti od napona na opterećenju. Njegova struja može da bude u funkciji nekog drugog napona ili struje u sistemu, ali nije u funkciji napona opterećenja koga posmatrani izvor napaja. Izvori konstantne struje u linearnim integrisanim kolima imaju višestruku primenu. Osnovna im je funkcija da konstantnom strujom napajaju ostale blokove u integrisanom kolu. Tako se ostvaruje dobra stabilnost statičkih radnih tačaka bez obzira na dosta velike tolerancije parametara komponenata u monolitnim integrisanim kolima. Osim toga, strujni izvori se koriste kao aktivna opterećenja naponskih i diferencijalnih pojačavača. Zbog višestruke primene strujnih izvora, generalno u integrisanim kolima, traži se jednostavno upravljanje strujom i velika stabilnost s promenom temperature ili napona napajanja. Zato je opšteprihvaćen koncept strujnih ogledala kod kojih se struja iz referentne grane preslikava u druge nezavisne grane s različitim opterećenjima. Struja u referentnoj grani je potpuno nezavisna od struja opterećenja, pa se naziva referentnom strujom. Od njene stabilnosti zavisi stabilnost struje u njenim granama. Slika 9.1. Strujna ogledala: (a) usisno s npn i (b) isisno s pnp tranzistorima Najjednostavnija varijanta strujnog izvora je prikazana na sl.9.1. On se sastoji od dva tranzistora T 1 it 2, od kojih je T 1 u diodnom spoju s kratko spojenim bazom i kolektorom. Zato je ovaj tranzistor sigurno u aktivnoj oblasti, nezavisno od iznosa referentne struje I R. Tranzistor T 2 treba da radi u aktivnoj oblasti što zavisi od njegovog opterećenja. U zavisnosti od pozicije opterećenja prema strujnom izvoru, struja I 0 može da ulazi u opterećenje ili da iz njega izlazi. Na sl.9.1 su prikazane obe varijante. Pretpostavlja se da tranzistori T 1 i T 2 imaju jednaka pojačanja β. Pošto su emitorski pn spojevi vezani paralelno, onda su i struje baza jednake. Tada je: I R =I C1 +I B1 +I B2 =I C1 +2I B, (9.1) gde je I R struja referentne grane VCC VBE1 VCC VEB 1 I R = =. (9.2) R R 129

132 Elementarna analogna integrisana kola Budući da su I C1 = βi B =I C2 =I 0, dobijamo = I I R 0. (9.3) 1+ 2/ β Kada je β>>2 što je većinom zadovoljeno, pogotovo s npn tranzistorima, izlazna i referentna struja su približno jednake. Struje kolektora nisu uvek jednake. Njihov odnos zavisi od odnosa površina emitorskih spojeva. Poznato je da je struja kolektora I V BE / ϕt C = αi E αi ESe. (9.4) gde je inverzna struja zasićenja emitorskog PN spoja: i qn2dn I ES = AE, (9.5) N AWB pri čemu je A E površina emitora. Uz jednake širine baza W B, budući da su ostale veličine konstante tehnološkog procesa i jednake za oba tranzistora, proizlazi da je odnos struja kolektora tranzistora T 2 i T 1 : I C2 /I C1 =I E2 /I E1 =A E2 /A E1. (9.6) Pošto je struja baze zanemarljiva, onda je I C1 I R, tako da je: I 0 =I C2 (A E2 /A E1 )I R. (9.7) Koeficijent preslikavanja, u ovom slučaju može da bude A E2 /A E1 1, ili A E2 /A E1 >1, što znači da struja I 0 može da bude i veća od referentne struje. Karakteristika I 0 (V 0 ) ovih, veoma jednostavnih strujnih izvora dosta odstupa od karakteristike idealnog strujnog izvora. Naime, struja kolektora zbog modulacije širine baze nije nezavisna od napona kolektor-emitor. Ta zavisnost je odredjena sa: I C S V t ( V V ) e BE /ϕ 1+ / = I, (9.8) CE A gde se Erlijev napon V A za tranzistore u linearnim integrisanim kolima kreće u granicama nekoliko desetina do oko 300V. Ovo znači da izlazna otpornost na kolektoru T 2 ima konačnu vrednost, a ne beskonačnu, kao kod idealnog strujnog izvora. Izlazna provodnost je određena sa: g di di 1 0 C 2 V BEQ / ϕtt CQ O 0 = Q = Q = I Se = =, (9.9) dv0 dvce 2 VA VA VA jer je I s e VBEQ/φ t = I CQ =I 0 struja kolektora T 2 u mirnoj radnoj tački Q. Na sl.9.2 je prikazana izlazna karakteristika I 0 (V 0 ) strujnog izvora i njegovo ekvivalentno kolo. Dozvoljena oblast izlaznog napona je ograničena zasićenjem i probojem tranzistora T 2. Napon zasićenja je oko 0,2V, dok je probojni napon BV CEO nekoliko desetina V. I I Slika 9.2. I 0 V 0 karakteristika strujnog izvora (a) i njegovo ekvivalentno kolo (b) 130

133 Projektovanje mikroelektronskih kola Izvori male struje Slika 9.3. Widlarov strujni izvor Izvor male struje se dobija veoma malom izmenom osnovnog strujnog ogledala, dodavanjem jednog otpornika redno s emitorom tranzistora T 2 (sl.9.3.). U praksi je za kolo na sl.9.3 opšteprihvaćen naziv Widlar-ov strujni izvor, a zbog logaritamske zavisnosti izlazne struje od odnosa I 0 /I r često je u upotrebi naziv logaritamski Widlarov strujni izvor. Naponi baza emitor tranzistora ovde nisu jednaki, već je: V BE1 = V BE2 + I 0 R 1, (9.10) gde je uzeto da je α=1, tj. I E2 =I 0. S obzirom na V BE1 = V BE2 + I 0 R 1, razlika V BE1 - V BE2 je α 2IC1I ES 2 VBE1 VBE 2 = ΔVBE = ϕt ln. (9.11) α1ic 2I ES1 Pošto su I C2 =I 0, I C1 I R, pri jednakim strujnim pojačanjima α 1 = α 2 i strujama zasićenja I ES1 =I ES2, proizlazi: ϕ I R I 0 = t ln. (9.12) R I Vidlarov strujni izvor sa dva emitorska otpornika Ovaj strujni izvor ima otpornike u emitorskim kolima oba tranzistora, i T 1 i T 2 (sl.9.4.). Ako se zanemare struje baza i pretpostavi da su tranzistori identični, onda je: V BE1 +R 1 I R =V BE2 +R 2 I 0. (9.13) Kombinujući (9.12) i (9.11) dobija se I 0 R = 1 ϕ + t I R 1 ln. (9.14) I R R2 R1I R I 0 pri čemu je referentna struja: I R =(V CC V BE1 )/(R+R 1 ). (9.15) U praksi je R 1 I R >>φ t, pa sledi 131

134 Elementarna analogna integrisana kola I 0 /I R R 1 /R 2. (9.16) Slika 9.4. Widlarov strujni izvor s otpornicima u krugu oba emitora Strujni izvori s višestrukim izlazima Često je potrebno ostvariti nezavisno napajanje konstantnom strujom dve ili više grana, pri čemu je referentna struja zajednička. Primer strujnog izvora sa dva izlaza prikazan je na sl.9.5. Lateralni pnp tranzistori T 2 i T 3 imaju zajedničku bazu, pa se tehnološki mogu stopiti. Baza je n-izolaciono ostrvo u koje se difunduju p oblasti emitora i kolektora. Ako je njihova topologija takva da kolektor okružuje emitor po segmentima, svaki segment će predstavljati jedan kolektor. Odnos struja kolektora je jednak odnosu njihovih površina prema emitoru. Na sl.9.5 je prikazana topologija po kojoj kolektoru C 1 pripada ¾, a kolektoru C 2 ¼ ukupne kolektorske površine. U tom odnosu će biti i njihove struje. Ako je ukupno preslikana struja I 0, onda su I 01 = 0,25 I 0, a I 02 =0,75 I 0. Ovakvo stapanje nije moguće kod npn tranzistora. Slika 9.5. Strujno ogledalo sa pnp tranzistorima i dvostrukim izlazom 132

135 Projektovanje mikroelektronskih kola Wilsonov strujni izvor Poboljšanje osnovnog strujnog izvora se ostvaruje dodavanjem još samo jednog tranzistora (sl.9.6.). Tako se dobija tzv. Wilsonov strujni izvor. Ako se pretpostavi da su tranzistori identični i da su im struje baza jednake, onda je: I I R = 1+ 2/ 1 2 ( β + 2β ) 0 1. (9.17) Dakle, koeficijent preslikavanja veoma malo zavisi od strujnog pojačanja β i približno je jedan. Kod osnovnog strujnog izvora je taj koeficijent približno jedan samo ako je β>>2, što nije uvek zadovoljeno, pogotovo kada se koriste pnp tranzistori. Slika 9.6. Wilsonovo strujno ogledalo (a) i ekvivalentno kolo za odredjivanje izlazne otpornosti (b) MOS strujni izvori MOSFET s ugradjenim kanalom se može koristiti u spoju diodnog strujnog izvora (sl.9.7.). Gejt i sors su kratko spojeni. Kada je V DS >ІV tn І, tranzistor je u zasićenoj oblasti i struja drejna je: μnε ox W 2 I D = I DSS = V tn. (9.18) 2tox L Povećanjem V DS dolazi do modulacije dužine kanala, pa struja I D blago raste. Izlazna otpornost je odredjena sa: dvds dv0 VAn R0 = = =. (9.19) di D di 0 I 0 gde je V An Erlijev napon. Ako je, na primer, I 0 =100μA, a V An =80V, onda je R 0 =80V/100μA=0,8MΩ. Faktor strujne regulacije je: 1 di 0 100% 100% = = 1,25% / V, (9.20) I 0 dv0 VAn što znači da se struja I 0 promeni 1,25% pri promeni napona V 0 od 1V. 133

136 Elementarna analogna integrisana kola Slika 9.7. MOSFET s ugradjenim kanalom u spoju diodnog strujnog regulatora MOSFET s ugradjenim kanalom se može koristiti i u spoju isisnog (sl. 9.7 a.) i u spoju usisnog strujnog izvora (sl.9.7 b.). U prvom slučaju, zbog uticaja napona podloga-sors na napon praga, dolazi do smanjenja izlazne otpornosti MOS strujna ogledala Osnovne topologije MOS strujnih ogledala su iste kao kod bipolarnih. MOS tranzistori rade u zasićenoj oblasti karakteristika. Koristi se i režim jake i slabe inverzije. Slika 9.8. Osnovno MOS strujno ogledalo (a) i njegova ekvivalentna šema za naizmenični signal Wilsonovo strujno ogledalo MOS Wilsonovo strujno ogledalo (sl.9.9) ima isti odnos struja, ali veću izlaznu otpornost od osnovnog. Struje drejna M1 i M2 su jednake, pa je: I 0 ( W / L) 1 =. (9.21) I R ( W / L) 3 Na osnovu ekvivalentne šeme za odredjivanje izlazne otpornosti (sl.9.8 b.) sledi sistem jednačina: I = i + g m V, (9.22) V gs2 V = i 1 gs3 = Vgs 1, (9.23) gm 1 g i m3 1 gs2 = Vgs3, (9.24) g03 gm 1 V = +, (9.25) 0 i2 / g02 i1 / gm 1 134

137 Projektovanje mikroelektronskih kola gde su g 0i =1/r dsi recipročne vrednosti otpornosti drejn-sors tranzistora. Nakon sredjivanja sistema jednačina sledi: V = g = + + m1 g + m3 R (9.26) i0 gm2 g01 gm2 g03 Neka su strmine i izlazne provodnosti tranzistora jednake. Na sl.9.6 je pokazano da je g m >>g 0. Na osnovu toga proističe: R 0 (g m /g 03 )r ds2. (9.27) Pošto je g m /g 03 >>1, proizlazi da je R 0 >>r ds2. Dakle, izlazna otpornost Wilsonovog mnogo je veća od iste otpornosti osnovnog strujnog izvora. Slika 9.9. Wilsonov strujni izvor (a) i njegovo ekvivalentno kolo za ac signal (b) Kaskodna strujna ogledala Kaskodno strujno ogledalo (sl.9.10) se sastoji od dva osnovna izvora u kaskodnoj sprezi. Odnos izlazne i referentne struje jednak je odnosu geometrije tranzistora M 1 i M 2. Izlazna otpornost je približno (g m4 r ds2 ) puta veća od otpornosti drejn-sors tranzistora M 4. Dakle: R 0 (g m4 r ds2 ) r ds4. (9.28) U ovom pogledu kaskodno i Wilsonovo strujno ogledalo imaju približno jednake karakteristike. Slika Kaskodno strujno ogledalo 135

138 Elementarna analogna integrisana kola Widlarov strujni izvor Widlarov MOS strujni izvor prikazan je na sl.9.11 a). Ovo kolo se koristi i u režimu jake i slabe inverzije tranzistora. Odredjivanjem otpornosti R dobija se traženi odnos referentne i izlazne struje. Slika MOS Widlar-ovo strujno ogledalo (a) i njegova ekvivalentna šema za male signale (b) Prvo se analizira izvor s tranzistorima u režimu jake inverzije. S obzirom da su tranzistori u zasićenoj oblasti i ako su im naponi pragova jednaki, onda su: Vgs Vtn + I R / kn 1 = Vgs2 + I 0R =, (9.29) ( V I R V ) 2 I 0 = kn2 gs 0 tn (9.30) odakle proizlazi: 1 ( ) ( ) I Wn / L R n 2 R = 1. (9.31) k 0 W / n2i I 0 n Ln 1 U pretpragovskom režimu (slaba inverzija), struja drejna je data sa: W V gs /( nϕt ) I D = I DO e, (9.32) L gde je I DO odredjena, a n je konstanta (1,5<n<2). Pošto je: V gs =V gs2 + I OR, (9.33) sledi: ΔVgs nϕt I R ( W / L) 2 R = = ln. (9.34) IO IO IO ( W / L) 1 Dakle, u pogledu odnosa struja Widlarov strujni izvor sa MOS tranzistorima u režimu slabe inverzije je ekvivalentan bipolarnoj verziji. Stoga se često i ovde koristi pojam Widlarov logaritamski izvor Diferencijalni pojačavači Diferencijalni pojačavač pojačava razliku dva nezavisna ulazna signala. Otuda i potiče naziv ovog pojačavača. On ima veoma značajnu ulogu u vrlo širokom spektru različitih vrsta analognih integrisanih kola, kao što su: operacioni pojačavači, naponski komparatori, 136

139 Projektovanje mikroelektronskih kola naponski regulatori, video pojačavači, analogni množači, modulatori i demodulatori. Diferencijalni pojačavač se obično koristi na ulazu operacionih pojačavača i drugih analognih IC. On tako direktno odredjuje većinu najvažnijih karakteristika tih kola, kao što su: ulazna otpornost, ulazna struja, naponski i strujni ofset, faktor potiskivanja srednje vrednosti. Diferencijalni pojačavač je osnova digitalnih ECL kola. U memorijama se koristi kao linijski pojačavač. Generalno posmatrano, diferencijalni pojačavač je, s obzirom na njegovu široku primenu od analognih preko analogno-digitalnih do digitalnih IC, možda najznačajnije osnovno elektronsko kolo Diferencijalni pojačavač s bipolarnim tranzistorima Osnovno kolo diferencijalnog pojačavača s bipolarnim tranzistorima prikazano je na sl Ulazni napon se dovodi izmedju baza, tako da je: V i =V B1 V B2, (9.35) a izlazni napon skida se izmedju kolektora tranzistora T 1 i T 2, pa je: V O =-R C (I C1 -I C2 ). (9.36) Slika Diferencijalni pojačavač s bipolarnim tranzistorima Po definiciji diferencijalnog pojačavača, kada je V i =V B1 -V B2 =0, izlazni napon treba da bude 0. Da bi se to realno dobilo, potrebno je izmedju ulaza dovesti odredjeni napon koji će kompenzovati uticaj nesimetričnosti tranzistora. Taj napon se naziva naponski ofset. Ali, razlog što je V O 0, kada je V i =0, nije samo nesimetričnost tranzistora. Postoje odstupanja i u kolektorskim otpornostima R C1 i R C2. Prema tome, naponski ofset je razlika napona bazaemitor tranzistora diferencijalnog para koja obezbedjuje da je V O =0, kada su ulazni naponi na bazama jednaki (V B1 =V B2 ili V i =0). Dakle, proizlazi: V odakle se dobija da je: α α VBE1 / ϕt VBE 2 / ϕt O = RC1 1I ES1e + RC 2 2I ES 2e, (9.37) V α R I 2 C 2 ES 2 OS = VBE1 VBE 2 = ϕ t ln. (9.38) α1rc1i ES1 Postojanje ovog napona simbolički se označava priključenjem naponskog generatora V OS u krug baze jednog od tranzistora sl. 55. b). IQ IC1 = ( V i V OS ), (9.39) / ϕt 1+ e 137

140 Elementarna analogna integrisana kola IQ IC 2 = ( V i V OS ), (9.40) / ϕt 1+ e gde je I Q struja kroz otpornik R E u statičkim uslovima. Uzeto je da je α 2 R C2 = α 2 R C2. Na sl.9.13 su predstavljene karakteristike I C1 (V i -V OS ) i I C2 (V i -V OS ). Za V i =V OS struje kolektora su jednake i iznose I C1 =I C2 =I q /2. Vrednost naponskog ofseta diferencijalnih pojačavača s bipolarnim tranzistorima je tipično 1 do 2mV. Pojačavači za specijalne primene u instrumentaciji imaju naponski ofset manji od 20μV. Slika Prenosne karakteristike diferencijalnog pojačavača Maksimalno diferencijalno pojačanje pojačavača je: dvo di I C1 di C 2 Q Ad = Vi = VOS = RC RC dv = i dvi dv. (9.41) i 2ϕ t Promene struja I C1 i I C2 su suprotne po znaku, pa se njihove strmine u zagradi sabiraju. Stoga je strmina diferencijalnog pojačavača: I Q g m =. (9.42) 2ϕ t U slučaju da se koristi nesimetričan izlaz (samo s kolektora T 1 i T 2 ) pojačanje je dvostruko manje jer ga odredjuje promena samo jedne struje kolektora. Dakle: I Q A d ( NS ) = RC = Ad / 2. (9.43) 4 ϕ t Simetrično pojačanje idealnog pojačavača bi trebalo da je nula. Realno, ono postoji ali treba nastojati da bude što manje, odnosno dejstvo zajedničkog signala treba potisnuti što više. Konstanta koja predstavlja meru tog potiskivanja jeste faktor potiskivanja srednje vrednosti signala ρ CM. On je jednak odnosu diferencijalnog i simetričnog pojačanja, tj.: ρ CM =A d /A S =1 + 2g m R E, (9.44) ρ CM je merilo sposobnosti pojačavača da odbaci komponentu signala koja je zajednička za oba njegova ulaza. On će biti utoliko veći ukoliko je otpornost R E veća. Praktične potrebe zadovoljavaju pojačavači sa ρ CM u granicama od 50 do 100dB. 138

141 Projektovanje mikroelektronskih kola Naponski i strujni ofset Idealno simetričan diferencijalni pojačavač ima jednake struje baza. Medjutim, one su različite i razlika struja baza predstavlja strujni ofset, tj. I OS =I B1 -I B2 =B OS I B, (9.45) gde je I B =I Q /(β +1) očekivana struja baze, a B OS konstanta koja zavisi od neuparenosti parametara tranzistora i razlike u njihovim režimima. Ona je većinom u granicama 0,01<B OS <0,2. Strujni ofset je direktno proporcionalan struji baze. Zbog toga je veoma važno projektovati kolo tako da je ulazna struja što manja Ulazna otpornost Razlikuju se dva tipa ulazne otpornosti diferencijalnog pojačavača: diferencijalna R id i simetrična ili ulazna otpornost zajedničkog signala R CN. Otpornost izmerena izmedju ulaznih priključaka je ulazna diferencijalna otpornost. Ako se sa r e označi interna emitorska otpornost, pri čemu je r e =φ t /I CQ, (9.46) onda će ta otpornost, preslikana u krug baze biti β +1 puta veća. S obzirom da su otpornosti r e tranzistora T 1 i T 2 spojene serijski, ulazna diferencijalna otpornost će biti: R Id =2(β +1) φ t /I CQ. (9.47) Struja baze je I B = I CQ /(β +1), tako da se može pisati u obliku: R Id =2φ t /I B. (9.48) Neka je, na primer I B = 20nA. Tada je R Id 2,6MΩ Simetrična ulazna otpornost je ulazna otpornost diferencijalnog pojačavača s kratko spojenim ulazima. To je, dakle, otpornost zajedničkog ulaza (V 1 =V 2 ) prema masi. Praktično je to dvostruka (zbog V 1 =V 2 ) izlazna otpornost R O strujnog izvora I Q preslikana na ulaz. Zbog toga je: R CM (β +1) 2 R O (9.49) Smanjivanje ulazne struje Postoji više načina da se smanji ulazna struja. Kao prvo, na ulazu treba da se koriste tranzistori sa što većim strujnim pojačanjem β. U primeni su dva tipa: Sa Darlingtonovom spregom i sa super β tranzistorima. Ulazna struja pojačavača sa Darlingtonovom spregom (sl.9.14) se smanjuje srazmerno veličini strujnih pojačanja β 3 i β 4 tranzistora T 3 it 4. Otpornici R, čije su vrednosti u granicama 5 do 10kΩ, smanjuju struje emitora T 1 it 2 čime se izbegava njihov rad u oblasti velikih struja u kojoj se β smanjuje. Na žalost, veliko smanjenje ulaznih struja koje se postiže na ovaj način nije praćeno smanjenjem temperaturskog drifta ulazne struje i napona. I strujni i naponski 139

142 Elementarna analogna integrisana kola drift su povećani zbog dva spoja baza-emitor u rednoj sprezi, dok je kod standardne varijante postojao samo jedan. Slika Diferencijalni pojačavač sa Darlingtonovom spregom (a) i sa super tranzistorima Veoma male ulazne struje se mogu ostvariti primenom super β tranzistora T 1 it 2 kao na slici 59. Ovi tranzistori imaju jako veliko strujno pojačanje β koje se kreće u granicama od 10 3 do 10 4, pri kolektorskim strujama od nekoliko μa. Ulazna struja može da se smanji i kolima s unutrašnjom polarizacijom kao što je pokazano na sl Otpornicima R 1 i R 2 ulazne struje polarizacije se smanjuju za vrednosti struja I 1 i I 2, tj.: I Q I I B =, (9.50) β + I Q I I B =. (9.51) β + 2 Ovo smanjenje ulaznih struja s otpornicima R 1 i R 2 ima nekoliko nedostataka. Struje I 1 i I 2 su male, pa R 1 i R 2 imaju velike vrednosti, što je veoma nepodesno za tehnologiju integrisanih kola. Osim toga struje I 1 i I 2 su osetljive na promene napona napajanja. One su i temperaturski osetljive tako da obezbedjuju dobru kompenzaciju samo na jednoj temperaturi. Slika Diferencijalni pojačavači s unutrašnjom pretpolarizacijom Na sl.9.15 je prikazan diferencijalni pojačavač s kolom povratne sprege za ulaznu pretpolarizaciju. To kolo čine lateralni tranzistori T 5 T 8. Pojačavači T 1,T 3 i T 2,T 4 su u kaskodnoj sprezi. Stoga je: 140

143 Projektovanje mikroelektronskih kola Struja baze T 7 je: β1i 1 I 3 = B B. (9.52) β β 5I B3 β1β 5 I B7 = = I B1. (9.53) β ( β 3 + 1)( β 7 + 1) Uzme li se da su β 1 =β 3 >>1 i β 5 =β 7 >>1, proizlazi I B7 I B1. (9.54) Praktično, ovo znači da je potpuno obezbedjena unutrašnja struja baze, tako da su ulazne struje zanemarljive. Na ovaj način može da se redukuje ulazna struja za red veličine u odnosu na standardni ulaz Diferencijalni pojačavač s aktivnim opterećenjem Najjednostavnije je pasivno opterećenje s otpornicima R c. Naponsko pojačanje je tada A d =R C I Q /(2φ t ). Jedan od osnovnih zahteva pri projektovanju savremenih diferencijalnih pojačavača je da statička struja I Q bude što manja. Mala struja I Q znači da bi za razumne iznose diferencijalnog pojačanja morali imati enormno velike iznose otpornosti R c. Tako se dobijaju velike vremenske konstante koje znatno ograničavaju frekvencijske karakteristike pojačavača. Zbog toga se umesto otpornika koriste aktivna opterećenja s tranzistorima. Postoji još jedan važan razlog za aktivnim opterećenjem, prema kome to aktivno opterećenje treba da bude baš strujno ogledalo. Najčešće se diferencijalni pojačavač u složenijim integrisanim kolima, koristi kao ulazno kolo. Drugi stepen većinom nije sa diferencijalnim ulazom. Pobuda je samo sa jednog izlaza diferencijalnog pojačavača, a drugi ulaz sledećeg stepena je zajednički (uzemljen). U tom slučaju je diferencijalno pojačanje dvostruko manje i iznosi A d1 =R C I Q /(4φ t ). Primenom strujnog ogledala kao aktivnog opterećenja (sl.9.16) osim velikog pojačanja, postiže se i to da je na nesimetričnom izlazu pojačanje isto kao kada je izlaz simetričan, tj. izmedju kolektora tranzistora T 1 i T 2. Pretpostavićemo da su tranzistori potpuno simetrični i da su konstante β tranzistora β 1 =β 2 >>1 i β 3 =β 4 >>1. Struja kolektora T 1 se preslikava u krug kolektora T 4 u istom iznosu, tj I C4 =I C1. U statičkim uslovima, pri V i =0, struje kolektora svih tranzistora su jednake i iznose I Q /2. Izlazna struja je tada I o =I C4 -I C2 =0, pa je V o =0, što je uslov kod diferencijalnog pojačavača sa simetričnim izlazom. Ako, na primer, povećamo ulazni napon V i, struja I C1 će se povećati za Δi, dok će se I C2 smanjiti za isti taj iznos. Preko strujnog ogledala T 3, T 4 i struja kolektora T 4 će se povećati za iznos Δi. Promena izlazne struje ΔI o =I C4 -I C2 =I Q /2+ Δi-(I Q /2- Δi)=2 Δi, (9.55) jednaka je zbiru promena struja kolektora diferencijalnog para tranzistora T 1 i T 2, što je bilo i kod simetričnog izlaza. Strujno ogledalo, kao opterećenje, prema tome, na jednom (nesimetričnom) izlazu obezbedjuje isto pojačanje kao sa simetričnim izlazom standardnog diferencijalnog pojačavača. 141

144 Elementarna analogna integrisana kola Slika Diferencijalni pojačavač sa strujnim ogledalom kao opterećenjem (a) i njegova niskofrekventna ekvivalentna šema za odredjivanje pojačanja (b) JFET diferencijalni pojačavač Diferencijalni pojačavač s JFET je po strukturi potpuno isti kao s bipolarnim tranzistorima i radi na isti način. Razlike su posledica različitih karakteristika dva tipa tranzistora. Prednosti FET-a su u tome što ima veoma veliku ulaznu otpornost (~10 9 do ) i vrlo malu ulaznu struju (~10-9 do A). Nedostatak JFET diferencijalnih pojačavača, u odnosu na bipolarne je u manjem pojačanju i većem naponskom ofsetu. Slika JFET diferencijalni pojačavač Osnovni spoj JFET diferencijalnog pojačavača je prikazan na sl Struja drejna JFET-a je odredjena odakle proističe da je ulazni diferencijalni napon pojačavača: V = V. (9.56) i gs1 Vgs2 = V p1 V p2 + V p2 I D2 / I DSS 2 V p1 I D1 / DSS1 Tranzistori bi morali da budu potpuno upareni, tako da se može smatrati da su V p1 =V p2 =V p i I DSS1 =I DSS2 =I DSS. Pri analizi prenosne karakteristike treba uzeti da je I Q =I D1 +I D2. Ne ulazeći u postupak izvodjenja, analiziraće se normalizovane prenosne karakteristike I D /I Q koje su prikazane na sl Na apscisi je normalizovani napon V i /V n, gde je: V = V I / I. (9.57) n p Q Strmina karakteristike je približno: I DSS I Q / 2 g m1 = g m2. (9.58) V DSS p 142

145 Projektovanje mikroelektronskih kola Ona seče apscisu pri: V / = 1/ 2 (9.59) i1 V n ± Kod bipolarnih diferencijalnih pojačavača to je pri V i1 =±2φ t =±52mV i ne zavisi od struje I Q. Slika Normalizovane prenosne karakteristike JFET diferencijalnog pojačavača za dva odnosa B=I Q /I DSS, pri čemu je B 1 =I Q1 /I DSS >B 2 =I Q 2/I DSS Naponsko pojačanje pojačavača s JFET je manje nego kod bipolarnog diferencijalnog pojačavača. Na sl.9.18 je crticama predstavljena karakteristika I C1 (V i ) bipolarnog pojačavača. Treba istaći da strmina karakteristike I D (V i ) JFET diferencijalnog pojačavača zavisi od odnosa I Q /I DSS. Što je taj odnos manji, strmina je veća. Za normalan rad mora da bude I Q <I DSS. Obično je 0,05I DSS I Q 0,5I DSS MOS i CMOS diferencijalni pojačavači Osnovno kolo MOS diferencijalnog pojačavača je prikazano na sl Njegove karakteristike su skoro iste kao kod JFET pojačavača. Slika (a) MOS diferencijalni pajačavači, (b) njegova normalizovana prenosna karakteristika 143

146 Elementarna analogna integrisana kola Pretpostavimo da tranzistori M 1 i M 2 imaju identične karakteristike. Polarizacija u kolu mora da osigura rad tranzistora u zasićenoj oblasti gde je I D =k n (V gs -V tn ) 2. Rešenjem ove jednačine po V gs dobija se V gs = Vtn + I D / kn. (9.60) Ulazni diferencijalni napon je: V i = Vgs 1 Vgs2 = I D1 / kn I D2 / kn. (9.61) Izlazni napon je odredjen sa: V O =-R D (I D1 -I D2 )=-R D i Od. (9.62) S obzirom da je I Q =I D1 +I D2, struje drejna mogu da se pišu u sledećim oblicima: I D1 =I Q /2+I Od, (9.63) I D2 =I Q /2-I Od. (9.64) Prenosna karakteristika MOS diferencijalnog pojačavača je odredjena sa: ' ' ( ) kn ( W / L) 2 V = = 2 / 1 O RDiOd RDVi I Qkn W L Vi. (9.65) 2I Q Naponsko pojačanje MOS diferencijalnog pojačavača se dobija diferenciranjem po V i, pri V i =0, odakle proističe: dvo ' Ad = = RD 2I Qkn ( W / L) = g mrd, (9.66) dvi Vi= 0 pri čemu je diod ' g m = Vi = 0 = 2I Qk nw / L, (9.67) dvi strmina MOS diferencijalnog pojačavača sa simetričnim izlazom. Naponski ofset je posledica realnih tolerancija parametara tranzistora. Pre svega, to se odnosi na nepodešenosti napona pragova i geometrije tranzistora. Naponski ofset u režimu jake inverzije iznosi: V OS gs1 Vgs2 = ΔVtn + I DQ1 / kn 1 I DQ2 / kn2 = V, (9.68) gde je ΔV tn =V tn1 -V tn2, a I DQ1 i I DQ2 su mirne struje tranzistora M 1 i M 2. Većinom je prvi član dominantan, tj.: V OS ΔV tn, (9.69) i tipično iznosi nekoliko desetaka mv Pojačavači napona Pojačavači napona s jednim aktivnim ulazom se javljaju kod složenijih analognih integrisanih kola. Oni imaju veliko pojačanje (50 do 60dB) kao i operacioni pojačavači. Najprostiji su naponski pojačavači sa tranzistorima u spoju zajedničkog emitora ili sorsa. Njihovo pojačanje je A v =-g mb R c, odnosno A v =-g mm R D, gde su: g mb strmina bipolarnog, a g mm strmina MOS tranzistora. Integrisana kola rade s vrlo malim strujama, tako da su strmine 144

147 Projektovanje mikroelektronskih kola male, jer su kao što je pokazano, direktno proporcionalne strujama tranzistora u mirnoj radnoj tački. Zbog toga, da bi imali odredjeno pojačanje koriste se otpornici R C i R D veoma velikih otpornosti (nekoliko stotina kω do nekoliko MΩ). Otpornici s tako velikom otpornošću potpuno su nepodesni za integrisana kola. Postoji još jedan problem kod jednostavnijih pojačavača napona sa zajedničkim emitorom ili sorsom a to je stabilnost statičke radne tačke. Metode stabilizacije radne tačke korišćene u diskretnim, nisu primenljive u integrisanim kolima Bipolarni pojačavači napona Problem velikih otpornosti i stabilnosti radne tačke rešava se primenom strujnih ogledala u funkciji aktivnog opterećenja. Na sl.9.20 (a) je prikazana osnovna šema takvog pojačavača s bipolarnim tranzistorima. Tranzistor T 1 u spoju zajedničkog emitora je pojačavački element a T 2, T 3 i R, kao strujno ogledalo, čine njegovo opterećenje. Lako je pokazati da je statička struja tranzistora T 1 : β p 2 ( β p + 1 I ) 1 I + IC 0 CQ = R, (9.70) 2 + β 2 + β p gde su β p strujno pojačanje pnp tranzistora, a I C0 njihova struja kolektora, pri otvorenom. Kada je β p >>1, onda je: I CQ1 I R +2I C0 I R (9.71) p Slika Naponski pojačavač u spoju zajedničkog emitora sa aktivnim opterećenjem (a) i njegova ekvivalentna šema za male signale (b) Ekvivalentna šema za male signale pojačavača s aktivnim opterećenjem je prikazana na sl.9.20 (b). Baza tranzistora je po naizmeničnom signalu na masi, tj. V EB2 =0, pa je i struja gmv EB2 =0. Tako se dobija da je izlazna dinamička otpornost r o2 tranzistora T 2 kolektorsko opterećenje tranzistora T 1. Stoga je naponsko pojačanje: A v =-g m (r o1 r o2 ), (9.72) gde je g m =I CQ /φ t strmina tranzistora T 1. Pošto su statičke struje I CQ1 =I CQ2 =I Q, proističe da je: 1 Av =. (9.73) ϕ t ( 1/ VAn + 1/ VAp ) Dakle, pojačanje napona ne zavisi od struje u radnoj tački. 145

148 Elementarna analogna integrisana kola Primenom kaskodne sprege pojačavača (sl.9.21 b) dobija se pojačavač s proširenim frekvencijskim opsegom i povećanim pojačanjem. Kaskodnu spregu čine tranzistori T 2 i T 3, pri čemu je T 3 u spoju sa zajedničkom bazom. Zbog toga je otpornost kolektor-emitor tog tranzistora mnogo veća, pa je moguće koristiti strujno ogledalo kao aktivno opterećenje s većom izlaznom otpornošću. Sve to doprinosi povećanju naponskog pojačanja. Slika Naponski pojačavači s velikom ulaznom otpornošću (a) i proširenim frekventnim opsegom (b) MOS pojačavači napona Osnovni nmos pojačavači s aktivnim opterećenjem su prikazani na sl Oba tranzistora rade u zasićenoj oblasti karakteristika. Tranzistor M 2 sa ugradjenim kanalom je opterećenje. Uzevši u obzir uticaj napona podloga-sors M 2, proizlazi da je pojačanje napona: dv ( ) ( ) o W / L 1 W / L 2 Av = =. dv γ i 1 2 (9.74) 1+ 2 V + V + 2ϕ OQ gde je V OQ izlazni napon u radnoj tački. Većinom je drugi član u nazivniku mnogo veći od 1, tako da je: 2 ( W / L) 1 A V V OQ + V BB + 2ϕ. (9.75) γ W / L 2 BB ( ) F 2 F Slika Jednostavni MOS pojačavači napona 146

149 Projektovanje mikroelektronskih kola Povećanje pojačanja se ostvaruje sors degradacijom tranzistora M 2, dodavanjem otpornika R (sl.9.22 b). To dovodi do povećanja otpornosti opterećenja drejna M 1 koja sada iznosi: R D eff =r o2 (1+g m2 R), (9.76) pa je naponsko pojačanje A v =-g m1 (r o1 R D eff ), (9.77) gde su r o1 i r 02 dinamičke otpornosti drejn-sors tranzistora M 1 i M 2 a g m1 i g m2 njihove strmine. Kod naponskih pojačavača s velikim pojačanjem dolazi do izraženog uticaja Milerovog efekta na frekventne karakteristike pojačavača. Posmatrajući najjednostavniji MOS pojačivač prikazan na sl.9.23 a), primenom Milerove teoreme, proizlazi da je ekvivalentni ulazni kapacitet tranzistora M1 C iek =[1+g m1 (r o1 R D )]C gd1 +C gs1, (9.78) gde je g m1 (r o1 R D ) = A v naponsko pojačanje pojačavača. Prema tome, ulazni kapacitet pojačavača proporcionalan je njegovom pojačanju. Slika Osnovni pojačavač CMOS pojačavači napona Najjednostavniji CMOS pojačavač je invertor koga čini par CMOS tranzistora M n i M p (sl9.24.a). Oba tranzistora treba da rade u zasićenoj oblasti karakteristika. Ova ograničava dinamiku promene izlaznog napona na: ΔV o V tn + V tp. (9.79) Uz potpuno simetrične tranzistore k n =k p, V tn = V tp i pri V DD =V SS statička radna tačka je odredjena sa Vi=0 i VOQ=0, dok je struja polarizacije I Q =k n (V SS -V tn ) 2 =k p (V DD - V tp ) 2. (9.80) Male promene ulaznog napona izazvaće promenu napona na izlazu u granicama - V tn <V 0 < V tp, naravno, pod uslovom da je promena V i dovoljno mala da ne pomeri jedan od tranzistora iz zasićene u nezasićenu oblast. Naponsko pojačanje iznosi A v =-(g mn +g mp )(r On r Op ). (9.81) Strmine i izlazne otpornosti nmos i pmos tranzistora, idealno simetrične strukture su jednake, tj. g mn =g mp =g m, r on =r op =r o, pa je pojačanje: 147

150 Elementarna analogna integrisana kola A v =-g m r o. (9.82) Mala dinamika promene izlaznog napona ograničava primenu ovog jednostavnog pojačavača. Stoga je tipičan primer CMOS pojačavača sa zajedničkim sorsom prikazan na sl.9.24 (b). Suštinski, ovde se radi o nmos pojačavaču (tranzistor M n ) s aktivnim opterećenjem koga čini pmos strujno ogledalo s tranzistorima M p1 i M p2. Ako je odnos površina PMOS tranzistora 1:1, onda će referentna struja I Q biti preslikana u krug drejna M p1. Naponsko pojačanje je proporcionalno strmini tranzistora M n1 i paralelnoj vezi izlaznih otpornosti r On1 i r Op1 tranzistora, tj. M n1 i M p1 : A v =-g mn1 (r On1 r Op1 ). (9.83) Budući da je r o =V A /I Q, izraz, A v =-g mn1 (r On1 r Op1 ) može da se piše u obliku: 2μ ncox ( W / L) 1 AV =. (9.84) I 1/ V + 1/ V Q An Ap tački. Pojačanje CMOS pojačavača je obrnuto proporcionalno kvadratu struje I Q u radnoj Slika CMOS naponski pojačavači u spoju zajedničkog sorsa 9.4. Naponski izvori Naponski izvor je elektronsko kolo koje na svom izlazu daje napon nezavisan od struje opterećenja. Promena izlaznog napona s promenom struje opterećenja idealnog naponskog izvora jednaka je nuli tj. dv 0 /di 0 =0. Pošto je dv 0 /di 0 = R 0 izlazna otpornost, kaže se da je izlazna (unutrašnja ili sopstvena) otpornost idealnog naponskog izvora jednaka nuli. Medjutim, ta otpornost postoji i veća je od nule Transformacija impedanse Najjednostavniji naponski izvori se sastoje od dva stepena: izvora referentnog napona i transformatora impedanse (slika 70.). Izvor referentnog napona može da bude otporni razdelnik (slika 70. a) ili zener dioda D z (slika 70. b). U funkciji transformatora impedanse 148

151 Projektovanje mikroelektronskih kola koristi se tranzistor T sa zajedničkim kolektorom. Nominalna vrednost izlaznog napona je odredjena referentnim naponom V B (V O V B -V BE ), pri čemu je V B =V CC R 2 /(R 1 +R 2 ) ili V B =V Z. (9.85) Slika Naponski izvori s tranzistorom u spoju zajedničkog kolektora Referentni izvor se može predstaviti rednom vezom naponskog generatora V B i njegove unutrašnje otpornosti R B (sl.9.25 c). Izlazna otpornost naponskog izvora treba da bude što manja (idealno nula). Ako se pretpostavi da je došlo do promene izlazne struje za di 0 onda se menja bazna struja za di B =di E /(β+1)=di o /(β+1), a sa tim i promena pada napona na otporniku R B za di B R B =di O R B /(β+1). Doći će do promene napona baza-emitor tranzistora: dv BE =(dv BE /di E )di E. (9.86) Promena dv BE /di E je otpornost emitora i ona iznosi: r e = dv BE /di E Q =φ t /I EQ =φ t /I O. (9.87) Sledi da je promena izlaznog napona: RB dvo = di B RB dvbe = di O + re di O. (9.88) β + 1 Izlazna otpornost je po definiciji R O =-dv O /di O, pa je: R O =R B /(β+1)+r e. (9.89) Naponski izvor s negativnim povratnom spregom Primenom pojačavača s negativnom povratnom spregom (sl.9.26) dobijaju se naponski izvori s veoma malom izlaznom otpornošću. Ako su A v i R s respektivno naponsko pojačanje i izlazna otpornost pojačavača s otvorenom petljom povratne sprege s tim da je R s unutrašnja otpornost pojačavača, ali izdvojena radi jasnije analize naponskog izvora. Ako je A V >>1, napon izmedju + i ulaza pojačavača je zanemarljiv (sl.9.26 a). Zbog toga je V O =(V R -V O )A V -I O R S, odakle proizlazi: AV RS RS VO = VR I O VR I O. (9.90) 1+ A 1+ A A V Izlazna otpornost R O =dv O /di O =R S /A V je A V puta manja od izlazne otpornosti pojačavača bez povratne sprege. V V 149

152 Elementarna analogna integrisana kola Slika Smanjenje izlazne otpornosti primenom: (a)pojačavača sa negativnom povratnom spregom i (b) kombinovane tehnike Još veće smanjenje R O se dobija ako se kombinuju obe prethodne tehnike (sl.9.26 b). Otpornost u krugu emitora tranzistora (otpornost koju emitor "vidi" prema pojačavaču) iznosi: R' O =R S /(β +1)+r e. (9.91) Delovanjem negativne povratne sprege otpornost R O se transformiše na izlaz umanjena A V puta, tako da je 1 RS RO = + re. (9.92) AV β Operacioni pojačavači Idealni operacioni pojačavač je elektronsko kolo koje poseduje: beskonačno veliko pojačanje beskonačnu ulaznu otpornost izlaznu otpornost jednaku nuli i beskonačno širok frekvencijski propusni opseg. Realni operacioni pojačavač ima: konačno pojačanje (nekoliko desetina hiljada do nekoliko stotina hiljada ili od oko 80 do 120 db), konačnu ulaznu otpornost (reda 10 6 do 10 9 Ω odnosno do Ω), izlaznu otpornost veću od nule (desetak do nekoliko stotina Ω) i konačan frekvencijski propusni opseg (reda MHz). On je osnovni element pri projektovanju mnogih analognih i analogno-digitalnih, kako samih integrisanih kola, tako i sistema. Zato je operacioni pojačavač analogno kolo s najraširenijom i najraznovrsnijom primenom. Znači operacioni pojačavač možemo da gledamo kao element poput tranzistora a možemo i kao kolo. Razlikuju se, uglavnom, tri tipa operacionih pojačavača: jednostepeni dvostepeni i trostepeni. Broj stepeni je odredjen brojem pojačavača. Jednostepeni operacioni pojačavači imaju diferencijalni pojačavač na ulazu i izlazni stepen za prilagodjenje opterećenja koji nema funkciju pojačavača napona. Dvostepeni operacioni pojačavači sadrže, osim diferencijalnog i naponski pojačavač, dok trostepeni većinom imaju dva diferencijalna i jedan naponski pojačavač. U odnosu na tehnologiju izrade, podela operacionih pojačavača vrši se na: bipolarne, MOS, CMOS, BiFET, BiMOS i BiCMOS. 150

153 Projektovanje mikroelektronskih kola S obzirom na namenu, postoje: opštenamenski, transkonduktansni, instrumentacioni, brzi, širokopojasni operacioni pojačavači itd. Najširu primenu imaju opštenamenski dvostepeni operacioni pojačavači. Zbog toga će na primeru dvostepenog bipolarnog pojačavača biti razmotrene opšte karakteristike operacionih pojačavača s ukazivanjem na specifičnosti pojedinih vrsta Dvostepeni operacioni pojačavači Dvostepeni operacioni pojačavači se sastoje od četiri bloka: dva pojačavača stepena (diferencijalni i naponski pojačavač), izlaznog stepena za prilagodjenje i bloka za napajanje. Blok za unutrašnje napajanje ili polarizaciju čini sistem strujnih ogledala preko kojih se struja referentnog izvora I r distribuira i obezbedjuje struje napajanja (struje u mirnoj radnoj tački) pojačavačima i izlaznom stepenu. Tako je osigurana stabilnost radne tačke operacionih pojačavača. Pojačanje operacionih pojačavača je jednako proizvodu diferencijalnog i naponskog pojačanja, tj. A o =A d A v ili izraženo u decibelima A o (db)=a d (db)+a v (db)=20log(a d A v ). Slika Blok šema dvostepenih operacionih pojačavača Radi lakše analize na sl je nacrtana pojednostavljena topologija bipolarnog dvostepenog operacionog pojačavača s ključnim elementima svakog bloka. Slika Opšta topologija dvostepenih operacionih pojačavača 151

154 Elementarna analogna integrisana kola Na ulazu je diferencijalni pojačavač koji odredjuje ulazne karakteristike operacionih pojačavača. Izlaz diferencijalnog pojačavača je nesimetričan, ali je zahvaljujući strujnom ogledalu s tranzistorima T 3 it 4 i otpornicima R E, njegovo diferencijalno pojačanje isto kao da je izlaz simetričan, pa je I o Ao = ( Rod RIV ) 20I o ( Rod RIV ), (9.93) 2 κ t gde su: I o struja polarizacije diferencijalnog para tranzistora T 1 i T 2, R od izlazna otpornost diferencijalnog pojačavača, a R IV ulazna otpornost naponskog pojačavača Ulazna struja polarizacije Ulazna struja polarizacije se definiše kao srednja vrednost ulaznih struja I B1 i I B2, tj. I B1 + I B2 I OS =. (9.94) Strujni ofset Strujni ofset se definiše kao razlika ulaznih struja polarizacije tj.: I OS =I B1 -I B2. (9.95) Promena struje I OS s temperaturom, kao kod diferencijalnih pojačavača, predstavlja strujni temperaturni drift (klizanje) operacionih pojačavača Naponski ofset Naponski ofset V OS se definiše kao napon koji treba odvesti na ulaz, pa da pri kratko spojenim ulazima operacionog pojačavača njegov izlazni napon bude jednak nuli. Napon V OS je mali istosmerni napon tipično 1mV. Naponski ofset se gleda preko operacionog pojačavača (OPP) i njegove prenosne karakteristike (sl9.29). Realni operacioni pojačavač je predstavljen s idealnim operacionim pojačavačem i naponskim generatorom V OS na njegovom ulazu. Ovim generatorom se modeluju uticaji svih nesavršenosti u kolu. Slika Uticaj naponskog ofseta na prenosnu karakteristiku operacionih pojačavača 152

155 Projektovanje mikroelektronskih kola Kompenzacija naponskog ofseta Postoje dva pristupa kompenzacije naponskog ofseta: unutrašnji i spoljašnji. Unutrašnja kompenzacija se ostvaruje u toku projektovanja i proizvodnje integrisanog kola kontrolom uparenosti ključnih parametara komponenata koji utiču na naponski ofset. Na to korisnik nema uticaja. Većina operacionih pojačavača poseduje spoljašnje priključke za kompenzaciju. Jedan, često korišćen metod je prikazan na sl Izmedju otpornika R E diferencijalnog pojačavača se priključuje potenciometar. Na isti način se menja faktor preslikavanja strujnog ogledala sa T 3 i T 4, a sa tim i ulazna statička struja naponskog pojačavača. Podešava se sve dok se ne dobije V o =0. Naravno, pri podešavanju su ulazi kratko spojeni. Slika Ilustracija uticaja ulazne struje polarizacije (a) i kompenzacija tog uticaja (b) Naponski ofset se kompenzuje razdešavanjem parametara operacionog pojačavača koje ima suprotan efekat od postojeće (ugradjene) razdešenosti. Ovo samo ima isti efekat kao da smo doveli napon V OS na ulaz operacionog pojačavača. Ulazne struje polarizacije operacionog pojačavača povećavaju naponski ofset elektronskih kola s operacionim pojačavačima (sl.9.30 a.). Ulazni napon je V i =0, a tačka 1 je na virtuelnoj masi, pa je struja kroz otpornost R1 jednaka nuli. Stoga je I 2 =I B1, tako da je: V OQ =R 2 I B1. (9.96) Za I B1 =80nA i R 2 =100kΩ ima se da je V OQ =8mV. Uticaj ulazne struje polarizacije se kompenzuje otpornikom R na drugom ulazu operacionog pojačavača (sl.9.30 b.). Sada je uz zanemarenje diferencijalnog ulaznog napona operacionog pojačavača, V 1 =-I B2 R. Lako je pokazati da je: V OQ =I B1 R 2 -I B2 R(1+R 2 /R 1 ). (9.97) Uzme li se da su I B1 =I B2 iz uslova V OQ =0 proizlazi: R=R 1 R 2 /(R 1 +R 2 ). (9.98) Otpornost R treba da je jednaka otpornosti paralelne veze R 1 i R 2. Zbog postojanja strujnog ofseta napon će tada biti različit od nule. Uvrštavanjem izraza R=R 1 R 2 /(R 1 +R 2 ) u izraz V OQ =I B1 R 2 -I B2 R(1+R 2 /R 1 ) (9.99) proizlazi: V OQ =(I B1 -I B2 ) R 2 = I OS R 2. (9.100) 153

156 Elementarna analogna integrisana kola Temperaturski Drift Napon baza-emitor tranzistora je funkcija temperature pa je i struja baze takodje zavisna od temperature. Kod pojačavača sa JFET na ulazu ulazne struje polarizacije su inverzne struje zasićenja spoja gejt-kanal. Ova struja se udvostručava na svakih 10 0 C porasta temperature. Promena naponskog ofseta s temperaturom (naponski drift) je posledica razlike u temperaturskim koeficijentima napona baza-emitor ili gejt-sors ulaznog diferencijalnog stepena. Naponski drift bipolarnih operacionih pojačavača je približno V OS /T (Tje temperatura u stepenima K) i tipično iznosi 2 do 10V/ 0 C Ulazna otpornost Ulazna otpornost operacionog pojačavača je odredjena diferencijalnim pojačavačem. Sopstvena ulazna otpornost operacionog pojačavača (s otvorenom petljom povratne sprege) je u opsegu od 100kΩ do nekoliko MΩ s bipolarnim, odnosno od nekoliko desetaka do nekoliko stotina GΩ s FET ulazom. U kolima operacionih pojačavača s negativnom povratnom spregom dolazi do većeg povećanja ulazne otpornosti. Slika Ekvivalentna ulazna kola neinvertujućeg pojačavača U skladu sa sl.9.31 a) proizlazi: Ao RId I i ( Vi RId I i ) Vi RId I i =. (9.101) R2 R1 Ulazna otpornost je po definiciji R 1 =V i /I i, tako da je R I =(1+A o /A)R Id, (9.102) gde su A o sopstveno pojačanje operacionog pojačavača, a A=1+R 2 /R 1 pojačanje neinvertujućeg pojačavača. Većinom je u praksi A o >>A pa je: Ao RI RId. (9.103) A Ulazna otpornost operacionog pojačavača u spoju neinvertujućeg pojačavača je A o /A puta veća od njegove sopstvene ulazne (diferencijalne) otpornosti. 154

157 Projektovanje mikroelektronskih kola Izlazna otpornost Izlazna otpornost operacionog pojačavača je odredjena izlaznim otpornostima emitorskih ili sors veza izlaznog stepena. Zbog toga je ona dosta mala. U kolima emitora izlaznih tranzistora postoje otpornici za zaštitu od preopterećenja. Ove otpornosti su reda nekoliko desetina Ω, tako da je izlazna otpornost operacionog pojačavača u opsegu od nekoliko desetina Ω do stotinu Ω. Slika Ekvivalentna izlazna kola neinvertujućeg pojačavača Pri odredjivanju izlazne otpornosti ulaz V i se kratko spaja na masu, a umesto opterećenja R L priključuje se naponski generator V o. Tada, za kolo prikazano na sl.9.32 a) može da se piše: I o =(V o +A o V d )R o +V d /R 1. (9.104) Struje kroz R 1 i R 2 su jednake i iznose V d /R 1 =(V o -V d )/R 2, odakle proizlazi da je: Vo Vo Vd = =, (9.105) ( 1+ R2 / R1 ) A gde je A=1+R 2 /R 1 pojačanje neinvertujućeg naponskog pojačavača. VO A RO ROf = = RO =, (9.106) I O AO A0 / A pri čemu su uzeta u obzir opravdana zanemarenja: A O /A>>1 i R O <<AR 1. Prema tome, izlazna otpornost R O je A O /A puta manja od sopstvene izlazne otpornosti operacionog pojačavača Naponsko pojačanje Naponsko pojačanje operacionog pojačavača se definiše kao odnos izlaznog i ulaznog napona pri odredjenom, opterećenju i zadatom opsegu promene izlaznog napona. Ono je u suštini jednako proizvodu pojačanja svih stepeni koji čine operacioni pojačavač. Na sl.9.33 je prikazana malosignalna ekvivalentna šema dvostepenog operacionog pojačavača. Sa g m, R o i R I su označeni respektivno strmina, izlazna i ulazna otpornost, a indeksi 1,2 i 3 pokazuju kom stepenu pripadaju. Izlazni napon kola na sl.9.33 je odredjen sa V O =A V3 [g m2 (R O2 R I3 )][g m1 (R O1 R I2 )]V I, (9.107) Faktori u srednjim zagradama su naponska pojačanja prvog i drugog stepena, tj. A V1 =A d =g m1 (R O1 R I2 ), (9.108) 155

158 Elementarna analogna integrisana kola A V12 A d =g m2 (R O2 R I3 ) (9.109) Zbog toga je naponsko pojačanje operacionog pojačavača A o =V o /V i =A V1 A V2 A V3 (9.110) ili izraženo u db: A o (db)=a V1 (db) +A V2 (db)+a V3 (db) (9.111) Slika Ekvivalentna šema dvostepenog OPP za male signale Frekvencijska karakteristika pojačanja Frekvencijska karakteristika se sastoji od amplitude i fazne karakteristike. Ove dve karakteristike su medjusobno zavisne i jednoznačno povezane a fazni stav je funkcija nagiba amplitudno-frekvencijske karakteristike. Stabilnost pojačavača se postiže kompenzacijom njegove frekvencijske karakteristike. Kompenzacija predstavlja postupke kojima se sprečavaju oscilacije pri primeni povratne sprege, kao i postupke za postizanje optimalnih performansi za odredjenu primenu. Sledeća svrha kompenzacije je postizanje manje osetljivosti u što širem frekvencijskom opsegu. Kompenzacija može da bude spoljna (kompenzacioni elementi se priključuju oko operacionog pojačavača) ili interna. Većinom se kod savremenih operacionih pojačavača koristi interna (unutrašnja) kompenzacija u kolu lokalne povratne sprege. Element povratne sprege je kondenzator C C i priključuje se izmedju ulaza i izlaza naponskog pojačavača (sl.9.28 i sl.9.33). Njegov kapacitet je tipično desetak do nekoliko desetina pf. Zbog Milerovog efekta i veoma velikog naponskog pojačanja drugog stepena, efektivni kapacitet na izlazu diferencijalnog odnosno na ulazu naponskog pojačavača je reda nekoliko desetaka nf. Zahvaljujući tome kondenzator C C dominantno utiče na frekvencijsku karakteristiku operacionog pojačavača. Na srednjim i visokim frekvencijama se mora uzeti u obzir uticaj C C ekvivalentnog kola na sl.9.33 pri čemu su ekvivalentni ulazni i izlazni kapacitet respektivno odredjeni sa: C ie =(1+A V2 )C C A V2 C C, (9.112) C oe =(1+1/A V2 )C C C C (9.113) jer je pojačanje naponskog pojačavača A V2 >>1. Sada je naponsko pojačanje operacionog pojačavača: Ao A( jω) =. (9.114) [ 1+ jωc A ( R R )][ 1+ jωc ( R R )] C V 2 o1 I 2 C o2 I 3 156

159 Projektovanje mikroelektronskih kola Pošto je A V2 (R o1 R I2 )>>(R o2 R I3 ) dominantan uticaj na karakteristiku A(ω) ima ulazni ekvivalent C ie, pa je: AO A( jω). (9.115) 1+ jωcc AV 2 ( RO 1 RI 2 ) Na veoma visokim frekvencijama imaginarni faktor u imeniocu ima dominantan uticaj. Tada je: g m1 A( jω). (9.116) jωcc Amplitudsko-frekvencijska karakteristika (sl.9.34) u oblasti visokih frekvencija ima nagib 20dB/dekadi. Frekvencija na kojoj je pojačanje jednako 1 se naziva jedinom frekvencijom f T. Iz A(jω T ) =1 i prethodnog izraza proizlazi: g m1 ft =, (9.117) 2πC C gde je g m1 strmina diferencijalnog pojačavača. Slika Pojačavač s dvopolarnom kompenzacijom (c) i njegova amplitudska karakteristika (d) Faktor potiskivanja srednje vrednosti Kod realnog operacionog pojačavača izlazni napon je različit od nule, kada su ulazi kratko spojeni. Kao posledica pojačanja zajedničkog signala javlja se srednja vrednost ulaznih signala, tj. V s =(V 1 +V 2 )/2. Pojačanje zajedničkog signala A s =V o +V s, (9.118) treba da bude što manje. Bilo bi idealno kada bi to pojačanje bilo jednako nuli, tj. kada bi pojačavač potpuno potisnuo zajednički signal. Mera tog potiskivanja kod realnog operacionog pojačavača je faktor potiskivanja srednje vrednosti koji se definiše kao odnos pojačanja diferencijalnog i zajedničkog signala tj.: ρ CM = A o /A s, (9.119) Maksimalna brzina odziva Pod maksimalnom brzinom odziva SR operacionog pojačavača se podrazumeva brzina promene izlaznog napona na skokovitu pobudu na ulazu. Izražava se u V/μs. Maksimalna brzina odziva je odredjena unutrašnjim parametrima operacionog pojačavača i ne zavisi od pobudnog signala. 157

160 Elementarna analogna integrisana kola SR=(dv 0 /dt) max =I O /C C. (9.120) Ova jednačina predstavlja maksimalnu promenu izlaznog napona zato što je I o maksimalno moguća struja punjenja i pražnjenja kondenzatora C C Maksimalna frekvencija za velike signale Širina propusnog opsega velikih signala: SR I O f max = = 2πV m 2πV mcc. (9.121) Maksimalna frekvencija za velike signale zavisi od kapaciteta C C kompenzacionog kondenzatora. Njegovim smanjenjem f max se povećava. Medjutim, minimalni kapacitet je ograničen uslovom da se dobije dovoljna margina faze na učestanosti jediničnog pojačanja. C C =g m /ω t, (9.122) gde je g m strmina prvog stepena. Uvrštavanjem sledi: I Oω t f max =. (9.123) 2πV m g m Prema tome, širina opsega velikih signala se može povećati smanjenjem strmine prvog stepena pri istoj struji I o. U ovome slučaju ekvivalentna strmina je odredjena sa: g m g me =, (9.124) 1 + g mre pa je maksimalna frekvencija velikih signala: I oω t 1 f max = ( RE + ). (9.125) 2 π Vm g m Otpornosti R E imaju male vrednosti i kreću se u granicama od desetak do nekoliko desetina Ω. Na ovaj način se mogu povećati maksimalna frekvencija velikih signala i maksimalna brzina odziva i do nekoliko desetina puta. Nedostatak ovog postupka je u tome što se u istom odnosu smanjuje pojačanje prvog stepena, a time i ukupno pojačanje operacionog pojačavača. Osim toga, povećava se naponski ofset i šumovi na ulazu zbog termičkog šuma otpornika Faktor potiskivanja napajanja Faktor potiskivanja napajanja predstavlja meru uticaja promena napona napajanja na izlazni napon operacionih pojačavača. Izlazni napon idealnog operacionog pojačavača je nezavisan od napona napajanja. Realno, medjutim, taj uticaj postoji. On se posebno odražava na sopstveno pojačanje napona A o (pojačanje s otvorenom petljom povratne sprege). Pojačanje A o blago raste sa naponom napajanja i može da bude u odnosu 2:1 ili 3:1 za promenu napona napajanja od ±5 do ±18V. Iako su ove promene dosta velike, one nisu značajne jer je zanemarljiv uticaj A o na pojačanje sa zatvorenom petljom povratne sprege. Faktor potiskivanja napajanja se definiše kao odnos promene ulaznog ofset napona, zbog promene napajanja, prema promeni napona napajanja. Obično se izražava u decibelima. Kod savremenih operacionih pojačavača ima veoma malu vrednost koja se kreće u granicama od 80 do 100 db, odnosno od 10-4 do

161 Projektovanje mikroelektronskih kola Ulazni napon i struja šuma Postoje dva osnovna izvora šuma operacionih pojačavača: termički i trenutni šum.termički šum ili, kako se zove, Džonsonov šum, je posledica termičkih kretanja elektrona i šupljina specijalno u otpornicima i tranzistorima. Trenutni šum je posledica slučajnih promena u protoku struje kroz komponente. Oba ova šuma su slučajne funkcije vremena s nultom srednjom vrednošću i oba imaju Gausovu funkciju raspodele. Ekvivalentni ulazni napon šuma se obično izražava preko spektralne gustine i ima jedinicu ( nv Hz ). Njegova tipična vrednost iznosi oko 20 nv Hz. Operacioni pojačavač sa spektralnom gustinom ekvivalentnog ulaznog napona šuma 20 nv Hz i 10 khz 3dB propusni opseg ima ukupni ulazni napon šuma : ( 20nV / Hz )( ( π / 2) *10kHz) = 2, 5μV. (9.126) Napon termičkog šuma, generisan u otpornicima je proporcionalan kvadratnom korenu temperature: V th = 4kTR, (9.127) gde su: k=1,38*10-23 (J/K) Bolcmanova konstanta, T(K) apsolutna temperatura, R otpornost otpornika. Na sobnoj temperaturi (300 K) je 20 V th = 1,65*10 R (9.128) što za R=1MΩ iznosi Vth = 128,6( nv / Hz ) (9.129) Ovim se još jednom potvrdjuje da otpornici velikih otpornosti u integrisanim kolima nisu podesni. Ulazna struja polarizacije je takodje izvor trenutnog šuma. Spektralna gustina ulazne struje šuma približno se može izraziti kao: isn = 2qI B (9.130) gde je q=1,6*10-19 C jedinično naelektrisanje. Ulazna struja šuma može da ima dominantan uticaj na ukupni ekvivalentni ulazni napon šuma kada je na ulazu otpornik velike otpornosti. Ako je ta otpornost R s, onda će pad napona na njemu, zbog struje šuma, iznositi V Sn =R S i Sn. Da bi umanjili ulazni napon šuma struja polarizacije treba da bude što manja Ograničenje izlazne struje Maksimalna izlazna struja operacionog pojačavača je ograničena dozvoljenom disipacijom snage. Za operacione pojačavače s plastičnim kućištem maksimalno dozvoljena disipacija snage P dmax je u granicama od 500 do 750 mw. Za druga pakovanja je oko 1W. Prekoračenje dozvoljene disipacije snage može da izazove preterano zagrevanje silicijuma, pa i termički otkaz. Stoga je veoma značajno izlaz zaštititi od preopterećenja, jer izlazni stepen, zbog velike struje opterećenja, trpi najveću disipaciju snage. Većina operacionih pojačavača ima unutrašnje ograničenje izlazne struje do 25mA. 159

162 Elementarna analogna integrisana kola Ostali parametri operacionih pojačavača U opštim podacima koje daju proizvodjači operacionih pojačavača mogu se naći još neke karakteristike. Maksimalna promena izlaznog napona je njegova promena od nule do vrha. Ograničena je naponom napajanja i padom napona na elementima izlaznog stepena u zasićenju. Obično je maksimalna promena izlaznog napona za 1 do 2V manja od napona napajanja. Dugoročna stabilnost je vremenska promena (drift) ulaznog ofset napona. Izražava se u μv/mesec. Struja napajanja je struja koju operacioni pojačavač troši u statičkim uslovima bez priključenog opterećenja. Radni temperaturski opseg je područje temperature za koje se tvrdi da će pojačavač raditi pri datim specifikacijama. Većina proizvodjača specificira operacione pojačavače u tri opsega: komercijalni 0 do C industrijski 25 do C i vojni (profesionalni) 55 do C Povratni termički koeficijent je odnos promene naponskog ofseta u odnosu na promenu disipacije snage. Izražava se u nv/mw ili u μv/mw Ekvivalentna šema operacionog pojačavača Ekvivalentno kolo operacionog pojačavača za istosmerni dinamički signal prikazano je na sl Naponskim generatorima V os i V in se modeluju respektivno naponski ofset i ekvivalentni ulazni napon šuma. Strujni generatori I B predstavljaju srednju vrednost ulazne struje polarizacije, a njihova razlika je modelovana generatorom strujnog ofseta. R 1 je ulazna a R 0 izlazna otpornost operacionog pojačavača. Naponskim generatorom A 0 V d i njegovom unutrašnjom otpornošću je modelovan izlaz OPP gde je A 0 njegovo naponsko pojačanje u otvorenoj petlji. Slika Opšti model operacionog pojačavača 160