Δυναμική συμπεριφορά των λογικών κυκλωμάτων MOS. Διάλεξη 10

Σχετικά έγγραφα
Κεφάλαιο 3 ο. Κυκλώματα με στοιχεία αποθήκευσης ενέργειας

Πολυσύνθετες πύλες. Διάλεξη 11

Λογικά Κυκλώματα NMOS. Διάλεξη 4

Γιάννη Σ. Μπούταλη Αναπληρωτή Καθηγητή Δ.Π.Θ. ΛΥΣΗ ΤΩΝ ΕΞΙΣΩΣΕΩΝ ΚΑΤΑΣΤΑΣΗΣ βοηθητικές σημειώσεις στο μάθημα ΣΑΕ ΙΙ

ΣΥΝΕΛΙΞΗ ΣΤΟ ΠΕ ΙΟ ΤΟΥ ΧΡΟΝΟΥ

Υ52 Σχεδίαση Ψηφιακών Ολοκληρωμένων Κυκλωμάτων και Συστημάτων 6: Ταχύτητα Κατανάλωση Ανοχή στον Θόρυβο

Εργαστήριο Ηλεκτρικών κυκλωμάτων

ΚΕΦΑΛΑΙΟ 4: ΤΥΠΟΠΟΙΗΣΗ ΠΡΟΪΟΝΤΩΝ ΚΑΙ ΤΕΧΝΙΚΗ ΠΡΟΟ ΟΣ

Θέματα Περασμένων Εξετάσεων και Απαντήσεις

Λογικά Κυκλώματα CMOS. Διάλεξη 5

Πανεπιστήμιο Πατρών Τμήμα Φυσικής Εργαστήριο Ηλεκτρονικής. Ψηφιακά Ηλεκτρονικά. Οικογένειες Ολοκληρωμένων Κυκλωμάτων Ψηφιακής Λογικής

Μνήμες RAM. Διάλεξη 12

ΤΕΧΝΙΚΗ ΓΕΩΛΟΓΙΑ. 3 η Σειρά Ασκήσεων (3B) 1. Υπολογισμός Διατμητικής Αντοχής Εδάφους. Διδάσκοντες: Β. Χρηστάρας Καθηγητής Β. Μαρίνος, Αν.

ΚΙΝΗΤΗΡΕΣ ΣΥΝΕΧΟΥΣ ΡΕΥΜΑΤΟΣ

Κεφάλαιο 8 ΑΝΑΛΥΣΗ ΒΙΟΛΟΓΙΚΩΝ ΣΗΜΑΤΩΝ ΣΤΟ ΠΕ ΙΟ ΤΗΣ ΣΥΧΝΟΤΗΤΑΣ

13. Συνήθεις διαφορικές εξισώσεις

Εισαγωγή στη Θεωρία Σημάτων και Συστημάτων

Υ52 Σχεδίαση Ψηφιακών Ολοκληρωμένων Κυκλωμάτων και Συστημάτων. Δεληγιαννίδης Σταύρος Φυσικός, MsC in Microelectronic Design

Κεφάλαιο 5 Πολλαπλοί χημικοί αντιδραστήρες

Επιπλέον, για ευκολία στις πράξεις ορίζουμε τις παρακάτω μεταβλητές

Η Έννοια της τυχαίας ιαδικασίας

ΣΗΜΑΤΑ ΚΑΙ ΣΥΣΤΗΜΑΤΑ-I

Μικροηλεκτρονική - VLSI

ΕΛΕΓΧΟΣ ΒΙΟΜΗΧΑΝΙΚΩΝ ΔΙΕΡΓΑΣΙΩΝ ΚΕΦΑΛΑΙΟ 2 ΚΕΦΑΛΑΙΟ 2. Πλεονεκτήματα ψηφιακού ελέγχου

ΙΙΙ. ΔΙΑΤΗΡΗΣΗ (ΙΣΟΖΥΓΙΟ) ΓΡΑΜΜΙΚΗΣ ΟΡΜΗΣ ΑΣΥΜΠΙΕΣΤΗ ΡΟΗ. LT και μονάδες στο SI, kgm/s 2 ή N. υνισταμένη. υνισταμένη. d dt. d dt.

Κεφάλαιο 2 ο. Γ. Τσιατούχας. VLSI Systems and Computer Architecture Lab

Ενότητα 3 ΨΗΦΙΑΚΑ ΟΛΟΚΛΗΡΩΜΕΝΑ ΚΥΚΛΩΜΑΤΑ

ΣΗΜΕΙΩΣΕΙΣ ΜΑΘΗΜΑΤΟΣ: ΣΧΕ ΙΑΣΜΟΣ ΣΥΓΚΟΙΝΩΝΙΑΚΩΝ ΕΡΓΩΝ - ΟΙΚΟΝΟΜΙΚΑ ΣΤΟΙΧΕΙΑ ΤΟΞΑ ΣΥΝΑΡΜΟΓΗΣ ΣΙ ΗΡΟ ΡΟΜΙΚΗΣ

_Σχήµα 2_. Σελίδα 1 από 5. τον οποίο γίνεται η µεταπτωτική κίνηση. Άξονας περιστροφής τροχού. Άξονας γύρω από. τον οποίο γίνεται η µεταπτωτική κίνηση

Εργαστηριακή Άσκηση Το σύστημα αναμονής M/G/1

Πως λύνεται ένα πρόβληµα.

Μικροηλεκτρονική - VLSI

Τρίτο Σετ Φροντιστηριακών ασκήσεων Ψηφιακών Ηλεκτρονικών. Δρ. Χ. Μιχαήλ

ΨΗΦΙΑΚΑ ΚΥΚΛΩΜΑΤΑ ΤΕΧΝΟΛΟΓΙΑΣ MOS KAI CMOS

Νόμος Αmpere. i r. Β dl = Β(dl ακτ +dl τοξ ) = Β rdθ = 2π. Β dl = μ ο i

ΣΧΕΔΙΑΣΗ ΚΑΙ ΚΑΤΑΣΚΕΥΗ ΗΛΕΚΤΡΟΝΙΚΩΝ ΚΥΚΛΩΜΑΤΩΝ. Δρ. Δ. Λαμπάκης (9 η σειρά διαφανειών)

, e + Σε ένα δείγμα ίδιων ραδιενεργών πυρήνων η πιθανότητα διάσπασης για κάποιο συγκεκριμένο πυρήνα είναι τυχαία.

ΦΥΣΙΚΗ Ι. ΣΤΑΤΙΚΗ ΙΣΟΡΡΟΠΙΑ ΣΩΜΑΤΟΣ Ισορροπία Σωματιδίου Στατική Ισορροπία Στερεού Σώματος

ΠΑΝΕΠΙΣΤΗΜΙΟ ΠΑΤΡΩΝ. ΤΜΗΜΑ ΗΛΕΚΤΡΟΛΟΓΩΝ ΜΗΧΑΝΙΚΩΝ & ΤΕΧΝΟΛΟΓΙΑΣ ΥΠΟΛΟΓΙΣΤΩΝ ΨΗΦΙΑΚΑ ΟΛΟΚΛΗΡΩΜΕΝΑ ΚΥΚΛΩΜΑΤΑ & ΣΥΣΤΗΜΑΤΑ Περίοδος Σεπτεμβρίου 2011

Ψηφιακά Ηλεκτρονικά. Μάθηµα 3ο.. Λιούπης

Εισαγωγή. Στατική Λειτουργία V DD Q P Q N Q N =SAT QP=LIN QN=LIN Q P =SAT. Vi (Volts)

Στατική ηλεκτρική ανάλυση του αντιστροφέα CMOS. Εισαγωγή στην Ηλεκτρονική

Ηλεκτρονική ΙΙΙ 6 ο εξάμηνο

HY330 Ψηφιακά Κυκλώματα - Εισαγωγή στα Συστήματα VLSI.

Υ60 Σχεδίαση Αναλογικών Ολοκληρωμένων Κυκλωμάτων 12: Καθρέφτες Ρεύματος και Ενισχυτές με MOSFETs

ΑΣΚΗΣΗ 3 η Ο ΑΝΤΙΣΤΡΟΦΕΑΣ CMOS

Καθυστέρηση αντιστροφέα και λογικών πυλών CMOS. Εισαγωγή στην Ηλεκτρονική

ΦΥΣ 145 Υπολογιστικές Μέθοδοι στη Φυσική. Τελική εξέταση 5 Μάη 2007 Ομάδα 2 η

ΑΝΤΟΧΗ ΥΛΙΚΩΝ ΚΑΙ ΔΟΜΙΚΩΝ ΣΤΟΙΧΕΙΩΝ. Βιβλίο διδάσκοντα με λύσεις προβλημάτων. Κεφάλαιο 1. ΕΥΡΙΠΙΔΗΣ ΠΑΠΑΜΙΧΟΣ Καθηγητής

d k dt k a ky(t) = dt k b kx(t) (3.1)

Digital Integrated Circuits, 2 nd edition, J. M. Rabaey, A. Chandrakasan, B. Nikolic

Σχεδιασμός Ολοκληρωμένων Κυκλωμάτων VLSI I

Λογικά Κυκλώματα με Διόδους, Αντιστάσεις και BJTs. Διάλεξη 2

Μεγαλύτερες περιπέτειες

ΑΣΚΗΣΗ 2 η N-MOS ΚΑΙ P-MOS TRANSISTOR ΩΣ ΔΙΑΚΟΠΤΗΣ

7 η διάλεξη Ακολουθιακά Κυκλώματα

Πανεπιστήμιο Πατρών Τμήμα Φυσικής Εργαστήριο Ηλεκτρονικής. Ψηφιακά Ηλεκτρονικά. Δίοδοι, BJT και MOSFET ως Διακόπτες 2

ΕΡΓΑΣΤΗΡΙΑΚΕΣ ΑΣΚΗΣΕΙΣ

4.2 Αναπαράσταση δυαδικών τιμών στα ψηφιακά κυκλώματα

Θεωρία Τρανζίστορ MOS

Λογική Τρανζίστορ-Τρανζίστορ. Διάλεξη 3

Καθυστέρηση στατικών πυλών CMOS

ΠΑΝΕΠΙΣΤΗΜΙΟ ΚΡΗΤΗΣ ΤΜΗΜΑ ΕΠΙΣΤΗΜΗΣ ΚΑΙ ΤΕΧΝΟΛΟΓΙΑΣ ΥΛΙΚΩΝ ΦΑΙΝΟΜΕΝΑ ΜΕΤΑΦΟΡΑΣ

«Σχεδιασμός Ψηφιακών Συστημάτων σε FPGA» Εαρινό εξάμηνο

Κεφάλαιο 3. Λογικές Πύλες

Εισαγωγή στα ψηφιακά κυκλώματα. Διάλεξη 1

ΗΛΕΚΤΡΟΝΙΚΗ Ι Ενότητα 4

ΕΛΛΗΝΙΚΗ ΔΗΜΟΚΡΑΤΙΑ Ανώτατο Εκπαιδευτικό Ίδρυμα Πειραιά Τεχνολογικού Τομέα

3o ΕΡΓΑΣΤΗΡΙΟ. Αλλάζοντας τα πλάτη κάθε φορά και υπολογίζοντας τις διαστάσεις(επιφάνεια,εμβαδό) κάθε τρανζίστορ προκύπτει ότι:

Παραγωγή Κυµατοµορφών FM:

Παραγωγή Κυµατοµορφών FM:

ΨΗΦΙΑΚΑ ΟΛΟΚΛΗΡΩΜΕΝΑ ΚΥΚΛΩΜΑΤΑ & ΣΥΣΤΗΜΑΤΑ

ΑΡΙΣΤΟΤΕΛΕΙΟ ΠΑΝΕΠΙΣΤΗΜΙΟ ΘΕΣΣΑΛΟΝΙΚΗΣ ΣΧΟΛΗ ΘΕΤΙΚΩΝ ΕΠΙΣΤΗΜΩΝ ΤΜΗΜΑ ΦΥΣΙΚΗΣ

ΑΛΛΑΓΗ ΠΡΟΣΑΝΑΤΟΛΙΣΜΟΥ ΤΟΥ ΑΞΟΝΑ ΠΕΡΙΣΤΡΟΦΗΣ ΣΤΡΕΦΟΜΕΝΟΥ ΣΩΜΑΤΟΣ 90º. 180º ω. Οι απαντήσεις και τα σχετικά σχόλια

4 η ΕΝΟΤΗΤΑ. Το MOSFET

ΤΕΧΝΟΛΟΓΙΚΟ ΕΚΠΑΙΔΕΥΤΙΚΟ ΙΔΡΥΜΑ ΠΕΛΟΠΟΝΝΗΣΟΥ ΣΧΟΛΗ ΤΕΧΝΟΛΟΓΙΚΩΝ ΕΦΑΡΜΟΓΩΝ ΤΜΗΜΑ ΜΗΧΑΝΙΚΩΝ ΠΛΗΡΟΦΟΡΙΚΗΣ Τ.Ε. ΨΗΦΙΑΚΑ ΗΛΕΚΤΡΟΝΙΚΑ.

Εργαστηριακή άσκηση. Θεωρητικός και πρακτικός υπολογισμός καθυστερήσεων σε αναστροφείς CMOS VLSI

Ηλεκτρονική. Ενότητα 9: Τρανζίστορ Επίδρασης Πεδίου (FET) Αγγελική Αραπογιάννη Τμήμα Πληροφορικής και Τηλεπικοινωνιών

Δεύτερο Σετ Φροντιστηριακών ασκήσεων Ψηφιακών Ηλεκτρονικών. Δρ. Χ. Μιχαήλ

ΛΥΣΕΙΣ ΕΞΕΤΑΣΗΣ ΣΤΟ ΜΑΘΗΜΑ «ΗΛΕΚΤΡΟΝΙΚΑ ΙΙ» ΗΜΕΡΟΜΗΝΙΑ: 26/01/2017

ΠΑΝΕΠΙΣΤΗΜΙΟ ΠΑΤΡΩΝ ΤΜΗΜΑ ΗΛΕΚΤΡΟΛΟΓΩΝ ΜΗΧΑΝΙΚΩΝ ΚΑΙ ΤΕΧΝΟΛΟΓΙΑΣ ΥΠΟΛΟΓΙΣΤΩΝ ΤΟΜΕΑΣ ΗΛΕΚΤΡΟΝΙΚΗΣ ΚΑΙ ΥΠΟΛΟΓΙΣΤΩΝ - ΕΡΓΑΣΤΗΡΙΟ ΗΛΕΚΤΡΟΝΙΚΩΝ ΕΦΑΡΜΟΓΩΝ

Μικροηλεκτρονική - VLSI

Κατανάλωση ισχύος ψηφιακών κυκλωμάτων

ΛΥΣΕΙΣ ΕΞΕΤΑΣΗΣ ΣΤΟ ΜΑΘΗΜΑ «ΗΛΕΚΤΡΟΝΙΚΑ ΙΙ» ΗΜΕΡΟΜΗΝΙΑ: 10/02/2015

Κεφάλαιο 9 ο. Γ. Τσιατούχας. VLSI Systems and Computer Architecture Lab. CMOS Λογικές ομές 2

ΕΛΛΗΝΙΚΗ ΔΗΜΟΚΡΑΤΙΑ Ανώτατο Εκπαιδευτικό Ίδρυμα Πειραιά Τεχνολογικού Τομέα

Παρατηρούμε ότι πολύ μικρή τάση εισόδου μπορεί να αλλάξει την κατάσταση στην έξοδο.

Εργαστήριο Εισαγωγής στη Σχεδίαση Συστημάτων VLSI

Ψηφιακά Ηλεκτρονικά. Μάθηµα 6ο.. Λιούπης

ΣΧΕΔΙΑΣΗ ΚΑΙ ΚΑΤΑΣΚΕΥΗ ΗΛΕΚΤΡΟΝΙΚΩΝ ΚΥΚΛΩΜΑΤΩΝ. Δρ. Δ. Λαμπάκης (2 η σειρά διαφανειών)

Ηλεκτρικά Κυκλώματα & Δίκτυα ΙΙ. Ανασκόπηση Κεφαλαίου «Τελεστικοί Ενισχυτές»

ΜΗΧΑΝΙΚΗ ΣΥΜΠΕΡΙΦΟΡΑ ΥΛΙΚΩΝ

Φροντιστήριο Ψηφιακών Ηλεκτρονικών

Θεματική ενότητα : Βασικά εργαλεία και Μέθοδοι για τον έλεγχο της ποιότητας.

ΑΣΚΗΣΗ 7. ΘΕΜΑ 1ο MINORITY A B C. C out

ΕΝΙΣΧΥΤΕΣΜΙΑΣΒΑΘΜΙΔΑΣ ΔΙΑΛΕΞΗ 1

5 η διάλεξη Ο Αντιστροφέας και οι ιδιότητες του

ΔΙΑΦΟΡΙΚΟΙ ΚΑΙ ΠΟΛΥΒΑΘΜΙΟΙ ΕΝΙΣΧΥΤΕΣ ΔΙΑΛΕΞΗ 2

Κεφάλαιο 7 ο. Γ. Τσιατούχας. VLSI Technology and Computer Architecture Lab. 4. Ο CMOS διαφορικός ενισχυτής

HY:433 Σχεδίαση Αναλογικών/Μεικτών και Υψισυχνών Κυκλωμάτων

Transcript:

Δυναμική συμπεριφορά ων λογικών κυκλωμάων MOS Διάλεξη 10

Δομή ης διάλεξης Εισαγωγή Ανισροφέας NMOS με φορίο ύπου αραίωσης Ανισροφέας CMOS Διάφορα ζηήμαα Ασκήσεις

Δυναμική συμπεριφορά ων λογικών κυκλωμάων MOS Εισαγωγή 3

Εισαγωγή Σε προηγούμενες διαλέξεις παρουσιάσηκε η σαική σχεδίαση ων λογικών πυλών MOS Θα μελεήσουμε ην απόκριση σο πεδίο ου χρόνου Κάθε κόμβος έχει χωρηικόηα προς η γείωση και δεν μπορεί να μεαβάλλει ην άση ου σιγμιαία καθυσερήσεις Υπολογισμοί για χρόνο ανόδου, χρόνο καθόδου και μέση καθυσέρηση μεάδοσης 4

Οι χωρηικόηες σα λογικά κυκλώμαα Καηγορίες χωρηικοήων: Χωρηικόηες ανάμεσα σους ακροδέκες ων MOS ρανζίσορς (μη γραμμικές) Χωρηικόηα διασυνδέσεων Απλοποίηση ανάλυσης: συγχώνευση ων ανωέρω σε μια σαθερή ενεργή κομβική χωρηικόηα C 5

Δυναμική συμπεριφορά ων λογικών κυκλωμάων MOS Ανισροφέας NMOS με φορίο ύπου αραίωσης 6

Μεάβαση εξόδου από Low σε High Φόριση πυκνωή από V OL σε V DD =5V Ισοδύναμο κύκλωμα φόρισης 7

Μεάβαση εξόδου από Low σε High Οι σημανικές χρονικές σιγμές t 1, t 4 : καθορίζουν ο χρόνο ανόδου t 3 = PLH για σήμα εισόδου βημαική συνάρηση t : ο MOS αραίωσης μεαβαίνει από ην περιοχή κόρου σην γραμμική περιοχή 8

Υπολογισμός PLH Σον χρόνο t αλλάζει η διαφορική εξίσωση που περιγράφει ο κύκλωμα μημαικός υπολογισμός: = t = t + t t ( ) PLH 3 3 Ο φόρος ύπου αραίωσης ξεκινά σον κόρο και επειδή υ GS =0 i DSL = K L ( V ) TN L Το σοιχείο φόρου μένει σον κόρο για υ Ο <V DD +V TNL αφού υ DS =V DD -υ Ο Οχρόνοςt για να φάσει σο όριο ου κόρου είναι (φόριση με σαθερό ρεύμα): C C t = u( t) u( 0) V DD VTNL VOL i = + K V D L TNL ( ) [ ] 9

Υπολογισμός PLH Σο χρόνο t ως t 3, ο σοιχείο φόρου είναι ση γραμμική περιοχή, με υ GS =0, υ DS =V DD -υ C VDD uc idsl = KL 0 VTN L ( ) VDD uc duc Είναι: i οπόε: D = C dt V3 du t3 KL V + V = dt, V = V DD + V TNL, V V 3 = V V u V u t C 10 ( TNL ( DD c ))( DD c ) c DD OL Λύνονας: C VDD V3 + V TNL VDD V t3 t = ln KL ( VTNL ) VDD V + VTNL VDD V3 C V TNL V TNL t3 t = ln 4 1 = RonLCln 4 1 KL ( VTNL ) VDD VOL VDD VOL

Υπολογισμός PLH Όπου: R onl = K L 1 ( V ) TNL Συνολικά έχουμε για ο χρόνο PLH : PLH V V + V V = ( t3 t) + t = R ln 4 TNL onlc 1 + VDD VOL ( VTNL ) DD TNL OL 11

Υπολογισμός χρόνου ανόδου Τμημαικός υπολογισμός: r ( ) ( ) t = t t = t t t t 4 1 4 1 Σον κόρο για t 1 ως t, ση γραμμική περιοχή για t ως t 4 V C (t )=V DD +V TNL, V 10% =V OL +0.1ΔV, V 90% =V DD -0.1ΔV Σον κόρο ο ρεύμα είναι σαθερό, ανίσοιχα με ον υπολογισμό PLH έχουμε: C t t1 = V DD + VTNL VOL + ΔV K L ( V ) TNL ( 0.1 ) Ση γραμμική περιοχή, λύνονας ανίσοιχη εξίσωση, όπως σον υπολογισμό PLH, έχουμε: C VTNL 0VTNL t4 t = ln 1 = RonLCln 1 KL( V TNL) 0.1ΔV ΔV Ο χρόνος ανόδου είναι λοιπόν: 0V VDD + VTNL VOL 0.1ΔV t ln TNL r = RonLC 1 V + Δ ( VTNL ) 1

Άσκηση Υπολογίσε ο χρόνο καθόδου και ο χρόνο PHL 13

Δυναμική συμπεριφορά ων λογικών κυκλωμάων MOS Ανισροφέας CMOS 14

Μεάβαση εξόδου από High σε Low Εκφόριση πυκνωή από V DD =5V σε V OL =0V Ισοδύναμο κύκλωμα εκφόρισης 15

Μεάβαση εξόδου από High σε Low Οι σημανικές χρονικές σιγμές t 1, t 4 : καθορίζουν ο χρόνο καθόδου t 3 = PHL για σήμα εισόδου βημαική συνάρηση t : ο MOS αραίωσης μεαβαίνει από ην περιοχή κόρου σην γραμμική περιοχή V OL =0 V OH =V DD 16

Υπολογισμός PHL Μέχρι ο χρόνο t, ο NMOS είναι σον κόρο (σαθερό ρεύμα), οπόε η διαφορική εξίσωση που περιγράφει ο κύκλωμα είναι: K n ( ) du u V C C + GS TN =, υc(0 ) = V OH = V DD dt υ C (t )=υ GS -V TN= V DD -V TN CV TN TN t = = R C Kn VDD VTN V V R onn = onn ( ) ( DD TN ) 1 ( ) K V V n DD TN RonnC C t = =, για VDD = 5 V, VTN = 1V 8K n V 17

Υπολογισμός PHL Για t>t, ο NMOS είναι ση γραμμική περιοχή. Διαφορική εξίσωση: υ GS =V DD, V =υ C (t )=V DD -V TN, V 3 =υ C (t 3 )=0.5(V DD +V OL ) Εξίσωση: 18 uc du Kn ugs VTN uc = C dt t V3 V du c VDD VTN uc u = c ( ( ) ) t t C t 3 C Kn dt C ( DD TN ) ( ) V V V V ln 3 3 = Kn( VDD VTN) V3 V VDD VTN C VDD V TN VDD V TN t3 t = ln 4 1 = RonnCln 4 1 Kn( VDD VTN) VDD + VOL VDD + VOL

Υπολογισμός PHL Επομένως ο χρόνος μεάδοσης PHL είναι: PHL VDD V TN = t3 = ( t3 t) + t = RonnC ln 4 1 + VDD + VOL 1 Για V TN =1V, V DD =5V, V OL =0: = 1.3R C = PHL onn 0.35C K n 19

Μεάβαση εξόδου από Low σε High Φόριση πυκνωή από V OL =0V σε V DD =5V Ισοδύναμο κύκλωμα φόρισης 0

Μεάβαση εξόδου από Low σε High Ίδια λειουργία, ανίσοιχες εξισώσεις με αυές ση μεάβαση High σε Low = 1.3R PLH onp C R onp = 1 ( + ) K V V p DD TP = PLH 0.35C K p 1

Μέση Καθυσέρηση Μεάδοσης Συμμερικός ανισροφέας: λόγοι W/L σο NMOS και PMOS ώσε να ανισαθμίζεαι η διαφορά σις κινηικόηες Μέση Καθυσέρηση Μεάδοσης ου συμμερικού ανισροφέα: p PHL + PLH = = PHL = 0.35C K n

Χρόνοι Ανόδου και Καθόδου Σε έναν ανισροφέα CMOS οι χρόνοι ανόδου και καθόδου είναι περίπου διπλάσιοι από ους ανίσοιχους χρόνους καθυσέρησης μεάδοσης t t r f = = PLH PHL 3

Δυναμική συμπεριφορά ων λογικών κυκλωμάων MOS Διάφορα ζηήμαα 4

Πύλες Ελάχισου Μεγέθους Διασασιολόγηση για σαθερή λογική καθυσέρηση (αρισερά) Αυξημένη επιφάνεια Χρήση μόνο σε κρίσιμο μονοπάι Διασασιολόγηση ελαχίσου μεγέθους (δεξιά) Οικονομία σην επιφάνεια (16F σε σχέση με 66.5F ) Χρήση όαν η καθυσέρηση δεν είναι ο κυριόερος σόχος 5

Πύλες Ελάχισου Μεγέθους Καθυσέρηση χειρόερης περίπωσης σην πύλη ελαχίσου μεγέθους NMOS: δύο ρανζίσορ ελαχίσου μεγέθους σε σειρά καθυσέρηση μεάδοσης από High σε Low είναι: = PHL PHL _ ref _ inverter PMOS: ρία ρανζίσορ ελαχίσου μεγέθους σε σειρά καθυσέρηση μεάδοσης από Low σε High είναι: 5 1 PLH = PLH _ ref _ inverter = 7.5PLH _ ref _ inverter 3 Μέση καθυσέρηση μεάδοσης: 6 + + 7.5 = = = 4.75 PLH PHL PLH _ ref _ inverter PLH _ ref _ inverter P P _ ref _ inverter

Γινόμενο Ισχύος Καθυσέρησης CMOS Γινόμενο Ισχύος Καθυσέρησης (PDP): PDP=P av p CMOS καανάλωση: κυρίαρχη πηγή η φόριση εκφόριση ης χωρηικόηας φόρου P av =CV DD f Συχνόηα μεαγωγής f=1/t με Τ t r +t a +t f +t b Για max f t a, t b είνουν σο μηδέν και χρόνοι ανόδου και καθόδου ανισοιχούν περίπου σο 80% ουολικούχρόνουμεαγωγής Για συμμερική σχεδίαση ανισροφέα: t ( ) r p T = = 5 p 0.8 0.8 Καώερο όριο για ο PDP: CVDD CVDD PDP p = 5 p 5 Επιθυμούμε μικρή άση ροφοδοσίας και μικρή ενεργό χωρηικόηα φόρου 7

Δυναμική συμπεριφορά ων λογικών κυκλωμάων MOS Ασκήσεις 8

Άσκηση 1 Εκφώνηση (προς λύση) Μια λογική οικογένεια έχει γινόμενο καθυσέρησης-ισχύος ίσο με 100fJ. Αν μιαλογικήπύληκααναλίσκειισχύ100μw, ποια είναι η αναμενόμενη καθυσέρηση μεάδοσης ης λογικής πύλης; 9

Άσκηση Εκφώνηση (προς λύση) Ποιος είναι ο χρόνος ανόδου, ο χρόνος καθόδου και η μέση καθυσέρηση μεάδοσης ης πύλης NMOS σο παρακάω σχήμα, αν είναι C=0.5pF και V DD =5V; 30

Άσκηση 3 Εκφώνηση (προς λύση) Ποια είναι α μεγέθη ων transistor σον ανισροφέα NMOS με φόρο ύπου αραίωσης, αν πρέπει να οδηγήσει μια χωρηικόηα 1pF, με μια μέση καθυσέρηση μεάδοσης ίση με 3ns; Να υποθέσεε όι είναι V DD =3.0V και V OL =0.5V. Ποιοι είναι οι χρόνοι ανόδου και καθόδου για ον ανισροφέα αυό; Να χρησιμοποιήσεε V TNL =-3V (γ=0). 31

Άσκηση 4 Εκφώνηση Ποιος είναι ο χρόνος ανόδου, ο χρόνος καθόδου και η καθυσέρηση μεάδοσης για ένα ανισροφέα CMOS ελαχίσου μεγέθους, σον οποίο και οι δύο λόγοι W/L είναι /1; Να υποθέσεε μία χωρηικόηα φορίου ίση με 0.5pF και V DD =3.3V. 3

Άσκηση 4 Λύση Από ην εξίσωση 8.14 (Μικροηλεκρονική, Richard C. Jaeger, σελ.445) έχουμε: PHL PLH = = K K ' N ' P C V ln 4 V 1 + ( W / L) ( V V ) V N C DD TN V ln 4 ( W / L) ( V + V ) V P DD TP DD DD DD + V DD TN TP 1 + 1 1 Ανικαθισώνας ις ιμές και με ην βοήθεια ου πίνακα έχουμε: PHL P = = 3.1nS, PHL + PLH PLH = 8.053ns = 5.637ns NMOS PMOS V TO 1V -1V γ 0.50 V 1/ 0.75 V 1/ φ F 0.60V 0.70V Κ 5μA/V 10μA/V 33

Άσκηση 5 Εκφώνηση Ποιά είναι α μεγέθη ων transistor σε ένα ανισροφέα CMOS, αν πρέπει να οδηγήσει μια χωρηικόηα 1 pf με μία μέση καθυσέρηση μεάδοσης ίση με 3ns; Να σχεδιάσεε ον ανισροφέα για ίσους χρόνους ανόδου και καθόδου. Να χρησιμοποιήσεε V DD =5V, V TN =1V και V TP =-1V. 34

Άσκηση 5 Λύση Από ην εξίσωση 8.14 (Μικροηλεκρονική, Richard C. Jaeger, σελ.445) για W/L=1 έχουμε: PHL PLH = 1.885nS, = 3.1ns Συνεπώς για να γίνουν και οι δύο χρόνοι ίσοι με 3 ns πρέπει: ( W / L) ( W / L) N P 1.885 = = 4.3 3 3.1 = = 10.74 3 35

Άσκηση 6 Εκφώνηση ΗπύληNOR ριών εισόδων ου παρακάω σχήμαος υλοποιείαι με transistor που έχουν όλα W/L=/1. Ποιά είναι η καθυσέρηση μεάδοσης για ην πύλη αυή, για μία χωρηικόηα φόρου ίση με 400 ff; Να υποθέσεε όι είναι V DD =5 V. Ποιά θα είναι η καθυσέρηση μεάδοσης ου ανισροφέα αναφοράς για C=400 ff; VDD 15/1 15/1 15/1 A B C OUT /1 /1 /1 36

Άσκηση 6 Λύση Από ην εξίσωση 8.14 (Μικροηλεκρονική, Richard C. Jaeger, σελ.445) για ον ανισροφέα με (W/L) N = και (W/L) P =5 έχουμε : PHL PLH P = =.577ns, =.577ns PHL + PLH =.577ns Σην συγκεκριμένη πύλη ο (W/L) N παραμένει αλλά ο (W/L) P γίνεαι /3. Συνεπώς έχουμε: PHL PLH P =.577ns, = 19.37ns = PHL + PLH = 10.95ns 37

Άσκηση 7 Εκφώνηση Να σχεδιάσεε ην χαρακηρισική ισχύος καθυσέρησης για ην οικογένεια ανισροφέων CMOS που βασίζεαι σε ένα ανισροφέα σον οποίο είναι (W/L) N =(W/L) P. Να υποθέσεε όι η χωρηικόηα φόρου είναι C=0. pf. Να χρησιμοποιήσεε V DD =5 V και να μεαβάλεε ην ισχύ αλλάζονας ους λόγους W/L. 38

Άσκηση 7 Λύση Από ην εξίσωση 8.14 (Μικροηλεκρονική, Richard C. Jaeger, σελ.445) για ον ανισροφέα με (W/L) N =1 και (W/L) P =1 έχουμε : PHL PLH P =.577ns, = 6.44ns = PHL + PLH = 4.51ns Το γινόμενο καθυσέρησης-ισχύος σ ένα ανισροφέα είναι σαθερό και ισούαι (εξ.8.4, Μικροηλεκρονική, Richard C. Jaeger, σελ. 460) με: CVDD PDP = = 1pJ 5 Η χαρακηρισική ισχύος καθυσέρησης δίνεαι από ην συνάρηση PDP P ( P ) = P και φαίνεαι σο διάγραμμα σην επόμενη διαφάνεια 39

Άσκηση 7 Λύση 1.10 3 100 Delay (ns) 10 1 1. 10 3 0.01 0.1 1 Power (mw) 40

Πανεπισήμιο Παρών, Πολυεχνική Σχολή Τμήμα Ηλεκρολόγων Μηχανικών & Τεχνολογίας Υπολογισών Τομέας Ηλεκρονικής & Υπολογισών, Εργασήριο Ηλεκρονικών Εφαρμογών Η διάλεξη έγινε σο πλαίσιο ου προγράμμαος EΠΕΑΕΚ II από ο μεαπυχιακό φοιηή Παπαμιχαήλ Μιχαήλ για ο μάθημα ΨηφιακάΟλοκληρωμένα Κυκλώμαα και Συσήμαα Καθηγηής Κωνσανίνος Ευσαθίου 008 41