Memorijski CMOS sklopovi

Memorijski CMOS sklopovi Zadatak 1 U statičkoj RAM ćeliji na slici 1 dimenzije kanala tranzistora T 1 i T 3 su ( W / ) = 3 λ/λ, a tranzistora T, T 4, T 5 i T 6 su ( W / ) = 4 λ/λ pri čemu je λ = 0,1 μm. Ćelija radi s naponom napajanja U DD =1,8 V, a parametri tranzistora su K n = 8 μa/v, K p = 66 μa/v, 0 0 UGS 0n = UGS 0p = 0,45 V, U DSzasn = 0,45 V i U DSzasp = 0,60 V. Pretpostaviti da je u ćeliju zapisana logička 1. Dovođenjem napona ub = UDD i u B = 0 u ćeliju se zapisuje 0. Uz pretpostavku da je parazitni kapacitet izlaza Q jednak C Q =,5 ff, odrediti vrijeme Δt potrebno da se prilikom upisivanja napon u Q smanji na napon praga okidanja U PO invertora s tranzistorima T 1 i T. Pri analizi zanemariti utjecaj napona podloge na napon praga, te modulaciju dužina kanala tranzistora. Slika 1 CMOS statička RAM ćelija. Napon praga okidanja U PO je napon pri kojem su ulazni i izlazni naponi invertora s tranzistorima T 1 i T međusobno jednaki. Uz te napone oba tranzistora rade u zasićenju brzine nosilaca. Izjednačavanjem struja tih tranzistora, ID1 = ID, uz UGS1 = UPO i U = U U, dobiva se GS PO DD K U U U K U U U U 1 0 DSzasn 0 DSzasp n PO GS 0n DSzasn p PO DD GS 0p DSzasp 1 =. Uz 1

( ) ( ) W 1 W / K p UDSzasp K p UDSzasp 4 66 0,60 r = = = = 0,515, W / K U W K U 3 8 0,45 napon praga okidanja je U PO 1 n DSzasn n DSzasn 0 U DSzasn 0 U DSzasp UGS 0n + r UDD UGS 0p + + + = = 1 + r 0,45 0,60 0, 45 + + 0,515 1,8 0, 45 = = 0,80 V. 1+ 0,515 Ako je u ćeliju zapisana 1, Q = 1 i Q = 0. Prema slici 1 vode tranzistori T 1 i T 4, a ne vode tranzistori T i T 3. Dovođenjem W = 1 uključuju se tranzistori T 5 i T 6 i u tom trenutku vrijedi shema prema slici. Kapacitet izlaza C Q počinje se preko tranzistora T 6 izbijati na vod bita B. U trenutku početka izbijanja t = 0 napon uq = UQ0 = UDD, na tranzistoru T 4 nema pada napona i struja id4 = ID40 = 0. Uz napon uds 6 = uq 0 = UDD, tranzistor T 6 radi u području zasićenja brzine nosilaca i njegova je struja Slika Shema CMOS RAM ćelije pri upisu logičke 0 na izlaz Q. i = I = K U U U = 6 0 DSzasn D6 D60 n DD GS 0n DSzasn 6 4 0,45 = 8 1,8 0,45 0,45 = 31 μa. Početna struja izbijanja kapaciteta je icq = ICQ0 = ID40 + ID60 = 0+ 31= 31 μa. Izbijanjem kapaciteta C Q napon u Q se smanjuje i nakon vremena Δt pada na napon praga okidanja U PO invertora s tranzistorima T 1 i T, uq = UQ t = UPO. U tom su trenutku naponi Δ

uds 4 = UPO UDD = 0,80 1,8 = 1,0 V i uds 6 = UPO 0= 0,80 V, te tranzistori T 4 i T 6 rade u području zasićenja brzina nosilaca. Uz pretpostavku da je u tom trenutku napon u Q još uvijek 0, struje tranzistora T 4 i T 6 su W4 0 U DSzasp id4 = ID4Δt = K p 0 UDD UGS 0p UDSzasp = 4 4 0,60 = 66 1,8 + 0,45 + ( 0,60) = 83, μa, i = I = K U U U = I = 31 μa. 6 0 DSzasn D6 D6Δt n DD GS 0n DSzasn D60 6 Struja izbijanja kapaciteta u trenutku Δt jednaka je icq = ICQΔt = ID4Δt + ID6Δt = 83, + 31 = 148 μa. Tijekom izbijanja kapaciteta C Q struja izbijanja i CQ se smanjuje, pri čemu se u intervalu vremena Δt može pretpostaviti prosječna vrijednost struje I CQsr ICQ0 + ICQΔt 31 + 148 = = = 189 μa, pa se vrijeme Δt, potrebno da se prilikom upisivanja napon u Q smanji s napona U DD na napon praga okidanja U PO, može računati prema ( ),5 10 15 ( 1,8 0,80) CQΔuQ CQ UDD UPO Δ t = = = = 13, ps. 6 I I 189 10 CQsr CQsr Padom napona u Q na napon praga okidanja U PO invertor s tranzistorima T 1 i T mijenja stanje. Time se inicira promjena stanja invertora s tranzistorima T 3 i T 4, a time i cijelog bistabila, pa napon u Q pada na 0. Zadatak Upis logičke 0 na izlaz Q statičke RAM ćelije ujedno je i upis logičke 1 na izlaz Q. Ponoviti proračun vremena upisa logičke 0 iz zadatka 1 u statičku RAM ćeliju sa slike 1, ali tako da se Δt odredi kao vrijeme potrebno da se prilikom upisivanja napon u Q poveća na napon praga okidanja U PO invertora s tranzistorima T 3 i T 4. Parazitni kapacitet izlaza Q jednak C Q =,5 ff, a svi ostali parametri jednaki su kao u zadatku 1. Parametri tranzistora T 3 i T 4, jednaki su parametrima tranzistora T 1 i T pa je napon praga okidanja U PO jednak za oba invertora. Napon U PO izračunat je u zadatku 1 i iznosi U = 0.80 V PO 3

Kada je u ćeliju zapisana 1, Q = 1 i Q = 0. Vode tranzistori T 1 i T 4, a ne vode tranzistori T i T 3. Kad se s W = 1 uključe tranzistori T 5 i T 6 vrijedi shema prema slici 3. Kapacitet izlaza C Q počinje se preko tranzistora T 5 nabijati na vod bita B. U trenutku početka nabijanja t = 0 napon uq = UQ0 = 0, pa na tranzistoru T 1 nema pada napona i struja id1 = ID10 = 0. Napon uds5 = UDD i tranzistor T 5 radi u području zasićenja brzine nosilaca. Struja tog tranzistora je Slika 3 Shema CMOS RAM ćelije pri upisu logičke 1 na izlaz Q. i = I = K U U U = 5 0 DSzasn D5 D50 n DD GS 0n DSzasn 5 4 0,45 = 8 1,8 0,45 0,45 = 31 μa. Početna struja nabijanja kapaciteta je i = I = I I = =. CQ 0 D50 D10 31 0 31 μa CQ Nabijanjem kapaciteta C napon u Q Q raste i nakon vremena Δt trebao bi doseći napon praga okidanja U PO invertora s tranzistorima T 3 i T 4, u Q = U QΔt = U PO. U tom su slučaju naponi uds1 = UPO = 0,80 V i uds 6 = UDD UPO = 1,8 0,80 = 1, 0 V, uz koje oba tranzistora rade u području zasićenja brzina nosilaca. Ako je pri tome napon u Q još uvijek jednak naponu U DD, struje tranzistora T 1 i T 5 su i = I = K U U U = 1 0 DSzasn D1 D1Δt n DD GS 0n DSzasn 1 3 0,45 = 8 1,8 0,45 0,45 = 173 μa, i = I = K U U U U = 5 0 DSzasn D5 D5Δt n DD PO GS0n DSzasn 5 4 0,45 = 8 1,8 0,80 0,45 0,45 = 66, μa, 4

pa je struja nabijanja kapaciteta jednaka i = I = I D5Δt I D1Δt = 66, 173 = 107 μa. CQ CQΔt Dobivena negativna struja predstavlja nerealno rješenje, odnosno ukazuje da priključkom na napon ub = UDD tranzistor T 5 ne može podići napon u Q na razinu napona praga okidanja U PO. To je u skladu s odabirom dimenzija tranzistora T 5 i T 1 u primjeru 7.1 predavanja, s kojima se osigurava nedestruktivno čitanje. Uz navedene dimenzije tranzistora rast napona u Q iznad napona U PO može biti iniciran samo posredno padom napona u Q ispod praga okidanja U PO. Time invertor s tranzistorima T 1 i T mijenja stanje, tj. prestaje voditi tranzistor T 1, a počinje voditi tranzistor T koji priteže napon u Q prema naponu U DD. Vrijeme pisanja ćelije određeno je vremenom Δt izračunatom u zadatku 1. Zadatak 3 Izračunati iznose napona logičkih 0 i 1 koji se zapisuju na kapacitetu C S dinamičke RAM 0 ćelije prema slici 4. Napon napajanja U DD = 1,8 V, a parametri tranzistora su U GS 0n = 0,45 V, 1/ γ = 0,35 V i φ 0 = 0,60 V. n n Slika 4 CMOS dinamička RAM ćelija. Upisivanje u ćeliju vrši se dovođenjem napona logičke 0 ili 1 na liniju bita, te uključenjem linije riječi s W = 1, čime se uključuje tranzistor T. Ako se na liniju bita dovede B = 0, odnosno U B = 0 tada se, uz W = 1, kapacitet C S preko tranzistora T isprazni i zapisani napon logičke 0 na kapacitetu je UCS = U =. 0 0 Ako je na liniji bita B = 1 napon je UB = UDD. Uključenjem tranzistora T, s W = 1, kapacitet C S počinje se puniti prema naponu U DD i napon U CS raste. Pri tome se napon U GS = U DD U CS smanjuje i kada napon na kapacitetu dosegne vrijednost UCS = UDD UGS 0n, napon 5

UGS = UGS 0n i tranzistor prestaje voditi. Napon na kapacitetu ne može dalje rasti i zapisani napon logičke 1 je U = U = U U. CS 1 DD GS 0n Budući da je pri tome napon uvoda tranzistora jednak naponu na kapacitetu, a podloga je spojena na masu napon i napon praga tranzistora je U = 0 U = U BS CS 1 ( ) ( ) 0 0 GS 0n GS 0n γ n φ0n 1 φ0n GS 0n γn φ0n DD GS 0n φ0n U = U + + U = U + + U U. Prema primjeru 5.4 iz predavanja gornja jednadžba može se pisati u obliku kvadratne jednadžbe ( γ φ ) γ ( γ φ ) γ ( φ ) 0 0 UGS 0n UGS 0n n 0n n UGS 0n + UGS 0n n 0n n 0n + UDD = 0. Uz zadane podatke vrijedi U ( 0,45 0,35 0,6) 0,35 U GS n ( ) ( ) GS 0n 0 + + 0, 45 0,35 0, 6 0,35 0, 6 + 1,8 = 0, U GS 0n UGS 0n 0,35 0,6 = 0, 0,35 0,35 U GS 0n = + + 0,6 = 0,643 V, 4 te je zapisani napon logičke 1 UCS = U1 = UDD UGS 0n = 1,8 0, 643 = 1,16 V. Zbog povećanog napona praga zapisani napon logičke 1 dosta je niži od napona U DD. Zadatak 4 Na slici 5 prikazan je NII dekoder retka s adrese retka i 4 linije riječi. Koliki je ukupan broj tranzistora u NII dekoderu retka koji se adresira s K adresa retka? Koliki je broj tranzistora NII dekodera retka koji selektira 51 linija riječi? 6

Slika 5 NII dekoder retka. S K adresa retka selektira se M = K linija riječi. Svakoj liniji riječi pripada jedan pmos tranzistor i K nmos tranzistora. Za K adresa NII dekoder retka treba K pmos tranzistora i K K nmos tranzistora, odnosno ukupan broj tranzistora je ntr = ( K + 1) K. M = 51 linija riječi adresira se s K = logm = log51 = 9 adresa retka i ukupan broj tranzistora je ntr K = ( K + 1) = (9 + 1) = 510. 9 Zadatak 5 Na slici 6 prikazana su dva dekodera stupca: s NII dekoderom i prijenosnim tranzistorima i stablasti dekoder. Koliki je ukupan broj tranzistora u pojedinom od tih sklopova za 7

dekoder stupca koji se adresira s adresa stupca? Koliki je broj tranzistora u pojedinom od tih sklopova za selektiranje 56 linija bita? Slika 6 Dekoder stupca: a) s NII dekoderom i prijenosnim tranzistorima, b) stablasti. S adresa selektira se N = linija bita. Dekoder sa slike 6a koristi NII dekoder sa slike 5. Prema rezultatu zadatka 4 za adresa ukupan broj tranzistora NII dekodera je ( + 1). Tome treba dodati prijenosnih nmos tranzistora za spajanje linija bita s ulazno/izlaznim priključkom, pa je ukupan broj tranzistora u dekoderu stupca sa slike 6a jednak n = ( + 1) + = ( + ). tra drugu U stablastom dekoderu stupca sa slike 6b za prvu adresu treba 1 = tranzistora, za = 4 tranzistora itd. Za adresa broj tranzistora je n trb 3 1 1 = ( + + + + ) = (1 + + + + ) = ( 1). N = 56 linija bita adresira se s = log N = log56 = 8 adresa. Za dekoder stupca s NII dekoderom ukupan broj tranzistora je ntra = ( + 1) = (8+ 1) = 304, 8 a za stablasti dekoder stupca broj tranzistora je 8 ( ) n = 1 = ( 1) = 510. trb Stablasti dekoder za istu funkciju treba 4,5 puta manje tranzistora. 8

Zadatak 6 Koji je sadržaj pojedinih riječi W i pohranjen u pseudo-nmos NI ROM-u na slici 7? Slika 7 Pseudo-NMOS NI ROM. Prije čitanja memorije sve se linije riječi postavljaju u logičku 1, čime se uključuju sve mreže ponora i sve linije bita prelaze u logičku 0. Pojedina linija riječi W i aktivira se preklapanjem u logičku 0, čime se isključuju svi nmos tranzistori spojeni na tu liniju riječi i pripadne linije bita prelaze u logičku 1. Vodeći računa o tome sadržaj memorije na slici 7 prikazan je u tablici 1. Sadržaj je napisan u formi Wi = B3B B1B0. Tablica 1 Sadržaj pseudo-nmos NI ROM-a sa slike 7. Riječ Sadržaj W 0 1100 W 1 0010 W 1010 W 3 0001 9

Zadatak 7 Nacrtati pseudo-nmos NII ROM sa sadržajem riječi W i prema tablici. Pojedine riječi dane su u formi Wi = B3B B1B0. Tablica Sadržaj pseudo-nmos NII ROM-a iz zadatka 7. Riječ Sadržaj W 0 0001 W 1 1010 W 0011 W 3 1100 Slika 8 Pseudo-NMOS NII ROM. Prije čitanja memorije sve su linije riječi u stanju logičke 0, čime su sve mreže ponora isključene i pmos tranzistori spajaju sve linije bita na napon napajanja, tj. u logičku 1. Pri čitanju memorije aktivira samo jedna linija riječi W i. nmos tranzistori čije su upravljačke elektrode spojene na tu liniju uključuju se i spajaju pripadne linije bita na masu, a ostale linije bita ostaju 10

spojene na napon napajanja. Vodeći računa o tome pseudo-nmos NII ROM sa sadržajem riječi W i prema tablici prikazan je na slici 8. Zadatak 8 Dio topologije pseudo-nmos NII ROM-a prikazan je na slici 9. Odrediti vremena kašnjenja na linijama riječi i linijama bita u ROM-u kapaciteta 51 51 bita. ROM je izveden u 0,18 μm-skom CMOS uz λ = 0,1 μm. Gustoća kapaciteta CMOS strukture je C ox = 8,8 ff/μm, za prospojne linije polisilicija planparalelni kapacitet je C pppl = 105 af/μm, bočni kapacitet je c bpl = 38 af/μm i slojni otpor je R Spl = 7,8 Ω/, a za prospojne linije metala 1 planparalelni kapacitet je C ppm1 = 38 af/μm, bočni kapacitet je c bm1 = 1 af/μm i slojni otpor je R Sm1 = 0, 08 Ω/. Kapacitet odvoda nmos tranzistora je C dn = 0,5 ff, a za tranzistore s minimalnom dužinom kanala = λ nadomjesni otpori nmos i pmos tranzistora po jediničnoj širini kanala su R n 0 = kω μm i R p 0 = 4,5 kω μm. Omjer širine i dužine kanala pmos tranzistora ( W / ) p = 5,5. Slika 9 Topologija NII ROM-a. Model ćelije NII ROM-a za proračun kašnjenja na linijama riječi i linijama bita prikazan je na slici 10. Prema slici 9 linije riječi izvedene su s polisilicijem, a linije bita s metalom 1. Zbog većeg slojnog otpora polisilicija linija riječi modelirana je nadomjesnim otporom i kapacitetom, a zbog manjeg slojnog otpora metala linija bita modelirana je samo kapacitetom. U svakoj ćeliji širina polisilicijske linije riječi je λ, a dužina je 7 λ, od čega 4 λ pripada tranzistoru, a 3 λ prospoju. Otpor linije riječi je 11

Slika 10 Model ćelije NII ROM-a. a kapacitet prospojne linije riječi je R Wi W 7 i = RSpl = 7,8 = 7,3 Ω, W W i C = C W + c = 0,105 3 0,1 + 0,038 3 0,1 = 0,09 ff. Wli pppl Wl Wli bpl Wli Kapacitetu linije riječi doprinosi i kapacitet upravljačke elektrode nmos tranzistora. Uz dimenzije kanala ( W / ) = 4 λ/λ taj je kapacitet n CGn = Cox Wn n = 8,8 4 0,1 = 0,704 ff, pa je ukupni kapacitet linije riječi CWi = CWli + CGn = 0,09 + 0,704 = 0,733 ff. Pojedina linija riječi aktivira se dovođenjem logičke 1, odnosno njenim priključkom na napon U1 = UDD. Pri tome dolazi do nabijanja svih čvorova s upravljačkim elektrodama nmos tranzistora. Iako se NII ROM programira s postojanjem ili nepostojanjem tranzistora u pojedinom križanju linije riječi i linije bita, u izvedbi prema slici 9 na svakom križanju fizički su prisutni nmos tranzistori, ali na mjestima gdje ih ne bi trebalo biti nisu spojeni odvodom na liniju bita. To znači da je na svakom križanju prisutan izračunati kapacitet C Wi koji uključuje i kapacitet C Gn. inija riječi može se nadomjestiti RC lancem koji sadrži M = 51 segmenata s otporima R wi i kapacitetima C wi. Kašnjenje linije može se izračunati korištenjem Elmorove vremenske konstante M k dw 0,69 DM 0,69 Wi Wi 0,69( 1 ) Wi Wi k = 1 j = 1 t = t = C R = + + + M C R = ( ) M M + 1 51 513 15 = 0,69 CWi RWi = 0,69 0,773 10 7,3 = 1,9 ns. Prema slici 9, širina metalne linije bita je 4 λ, a dužina u pojedinoj ćeliji je 11 λ. Otpor linije bita je 1

Taj otpor je zanemariv. Kapacitet linije bita je R Bi Bli ppm1 Bi Bi bm1 Bl Bi 11 = RSm1 = 0,08 = 0, Ω. W 4 Bi C = C W + c = 0,038 4 11 0,1 + 0,01 11 0,1 = 0,063 ff. Kapacitetu linije bita doprinosi i kapacitet odvoda nmos tranzistora kapacitet linije bita C = 0,5 ff pa je ukupni dn CBi = CBli + Cdn = 0,063 + 0,5 = 0,563 ff. Pri deaktiviranju svih linija riječi linije bita se nabijaju na napon napajanja preko pmos tranzistora. U najgorem slučaju uz postojanje svih M = 51 nmos tranzistora na liniji bita ukupan kapacitet linije bita je C B 15 = MC = 51 0,563 10 = 0,9 pf. Bi Uz minimalnu dužinu kanala pmos tranzistora p = λ = 0,1 = 0,m, širina kanala tog tranzistora je i njegov nadmjesni otpor je ( ) Vrijeme kašnjenja pri nabijaju linije bita je t W = W/ = 5,5 0,= 1,1 μm p R p p p Rp0 4,5 = = = 4,1 kω. W 1,1 p 3 1 = 0,69 R C = 0,69 4,1 10 0, 9 10 = 0,8 ns. dbnv p B Pri aktiviranju linije riječi i uključenja nmos tranzistora linija bita se izbija preko paralelne kombinacije nadomjesnih otpora nmos i pmos tranzistora. Širina kanala nmos tranzistora W = 4λ = 4 0,1= 0,4m i njegov nadomjesni otpor je n R n Rn0 = = = 5 kω. W 0,4 n Vrijeme kašnjenja pri izbijanju linije bita je 3 1 ( ) ( ) t = 0, 69 R R C = 0, 69 5 4,1 10 0, 9 10 = 0, 45 ns. dbvn n p B 13