MERNO-AKVIZICIONI SISTEMI U INDUSTRIJI A/D KONVERTORI SA SUKCESIVNIM APROKSIMACIJAMA 1
1. OSNOVE SAR A/D KONVERTORA najčešće se koristi kada su u pitanju srednje brzine konverzije od nekoliko µs do nekoliko desetina µs oni mogu da naprave 5Μs/ps sa rezolucijom od 8 bit do 18 bita (najčešće do 16 bita) velika prednost je mala snaga gubitaka pa se zbog toga pakuje u mala pakovanja najčešće se koristi za pokretne merne uređaje sa baterijskim napajanjem 2
2. ARHITEKTURA SAR A/D KONVERTORA Srce SAR ADC-a čine : kapacitivni DAC, komparator visoke brzine, SAR registar, kontrolna logika. Vinmax=Vref; Vdacmax- je za 1LSB manji od Vref Pr: 4 bit, Vin=16=Vref, Vizmax=15. 3
3. POSTUPAK KONVERZIJE analogni signal se zaustavlja track/hold kolom. da bi se izvršio algoritam binarne pretrage, N- bit-ni registar se setuje na pola skale (100...0), znači MSB=1. To će doprineti da Vdac=1/2 *Vref. pošto se radi o binarnom D/A konvertoru, svaki sledeći bit ima težinu upola manju od prethodnog konverzija počinje tako što nakon priključenog Vin, kontrolno logičko kolo postavi logičku jedinicu u bit najveće težine SAR registra. 4
3. POSTUPAK KONVERZIJE- NASTAVAK D/A konvertor generiše napon Vdac=Vref/2, koji se poredi sa Vin. Ako je Vin> Vref/2, MSB bit digitalnog ekvivalenta naponu Vin je 1, a ako je Vin<Vref/2 tada taj bit treba da je nula. Kontrolna logika na osnovu izlaza komparatora resetuje (ako je k=0), ili ne resetuje (ako je k=1) MSB flip flop u SAR registru, čime je definisan bit najveće vrednosti, a zatim postavlja drugi bit na logičku jedinicu. Predpostavljen je ulazni napon 6/16 > Vul/Vref > 5/16. Konverzija počinje postavljanjem koda 1000 u SAR registar, što znači da je Vdac=Vref/2. Pošto je Vin < Vdac, na osnovu k=0, u trenutku t=1, kontrolna logika resetuje Q3, i postavlja MSB bit na 0. Dalje se postavlja bit Q2 na 1, tako da u SAR registru sada imamo 0100, što znači da je Vdac=Vref/4. Sada je Vin > Vdac, tako da kontrolna logika u trenutku t2 ne resetuje bit Q2 i bezuslovno ga postavlja na 1. SAR je postavljen u stanje 0110, što znači da je Vdac=6/16Vref. Vin < Vdac, tako da logika resetuje bit Q1 i bezuslovno ga postavlja na 0. U trenutku t3 postavlja se Q0=1 tako da sad u SAR-u imamo 0101. 5
3. POSTUPAK KONVEZIJE- NASTAVAK2 Vdac= 5/16Vref. Pošto je Vin > Vdac, kontrolna logika neće resetovati Q0 u trenutku t4 već će ga bezuslovno postaviti na 1. Tako je konačan rezultat konverzije koji je ostao u registru SAR Q3Q2Q1Q0=0101, što je najbliži binarni broj koji odgovara ulaznom naponu. Na osnovu sprovedene analize funkcionisanja SAR A/D konvertora mogu se definisati uslovi za sintezu SAR registra i kontrolne logike: -konverzija analognog signala u digitalni binarni kodovan broj od n cifara se obavlja u n+1 taktnom intervalu, od kojih t0 inicijalizuje sekvencu sukcesivnih aproksimacija, a poslednji tn označava kraj konverzije 6
3. POSTUPAK KONVERZIJE- NASTAVAK 3 - Ulazni napon Vin ne sme da se menja u toku konverzije, s obzirom da se flip flopovi postavljaju bit po bit, a već postavljeni flip flopovi u slučaju promene Vin ne mogu da promene stanje. Vreme konverzije SAR A/D konvertora je određeno relacijom tk=(n+1)*tc, gde je n-broj bita konvertora, tc-perioda ponavljanja impulsa clock-a. Tipično vreme konverzije za 12 bit SAR ADC je od 1µs do nekoliko desetina µs. Brzina SAR ADC-a određena je najviše komparatorom koji za određeno vreme mora da detektuje male razlike između napona Vin i Vdac, ali i vremenom izvršavanja logičkih operacija. 7
4. KAPACITIVNI DAC Linearnost prosečnog ADC je ograničena linearnošću DAC. Često SAR ADC preko 12 bit-a je potrebno kalibrisati do potrebne linearnosti. Kod idealnog DAC-a svaki kondenzator sa svojim bitom je tačno dva puta veći od sledećeg manjeg kondenzatora. 16 bit-ni ADC MAX195 koristi niz kondenzatora koji se sastoji iz dva niza kapacitivno spregnutih kondenzatora. Male promene LSB kondenzatora ne doprinose značajno greškama na 16 bit-nom rezultatu. MAX195 sadrži kalibracioni DAC za svaki kondenzator MSB niza. Za uspešnu kalibraciju potreban je stalan napon. 8
5. Poređenje SAR ADC-a sa ostalim A/D konvertorima Pipelined ADC: ima dobru propusnu moć, ali je značajan utrošak snage i veliko kašnjenje. Kašnjenje je u ovom slučaju definisano kao razlika između vremena kada je stečen odbirak ADC-a i vremena kada je digitalni podatak na izlazu. Kod pipelined ADC-a sa 5 nivoa imamo 5 clock ciklusa kašnjenja, dok kod SAR-a imamo samo jedan. Pipelined ADC zauzima više prostora na pločici od SAR-a. FLASH ADC: je napravljen od više blokova komparatora. To su najbrži A/D konvertori sa sampling rate-om čak bržim od 1.5Gs/ps. Dakle brži je od SAR-a, ali je manjih rezolucija (do 8 bit-a). SIGMA DELTA ADC: se upotrebljavaju u digitalnim audio aplikacijama, imaju ograničen propusni opseg oko 22KHz. Neki širokopropusni sigma-delta imaju opseg od 1MHz do 2MHz, sa 12 bit-a do 16 bit-a. Nemaju posebnu potrebu za kalibracijom. Oni žrtvuju brzinu za rezoluciju. 9
6. ZAKLJUČAK Prednosti SAR ADC-a: -mala potrošnja snage, -visoka rezolucija, -tačnost, -mala veličina. Ograničenja SAR ADC-a: -mala brzina odabiranja, -tačnost pojedinih delova (D/A konvertora i komparatora) treba da bude na nivou tačnosti celog sistema. 10